KR100702669B1 - 나노 자기 메모리 소자와 그 제조방법 - Google Patents

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Abstract

본 발명은 나노 자기 메모리 소자에 관한 것으로, 더욱 상세하게는 나노 자기 메모리 소자의 나노 와이어(wire)를 거쳐 제1 전극에서 제2 전극으로 흐르는 워드라인 전류에 따라 자성 나노 닷(dot)이 섭동(perturbation)된 후 재배열되는 과정에서 형성되는 유도 전류의 크기를 제어하여 상기 나노 자기 메모리 셀에 복수 개의 데이터를 기록/판독하는 것을 특징으로 하는 나노 자기 메모리 소자에 관한 것이다. 본 발명에 의하면 상기와 같은 나노 자기 메모리 소자를 제공하여 간단한 나노 자기 메모리 소자를 제공함으로써 셀 사이즈부담이 작은 메모리 소자를 구현하고 집적도를 향상시킬 수 있다.
나노 자기 메모리, MRAM, 나노 와이어, 자성 나노 닷(dot), 자성 박막층

Description

나노 자기 메모리 소자와 그 제조방법{NANO MAGNETIC MEMORY DEVICE AND METHOD OF MANUFACTURING THE SAME}
도 1은 이러한 종래의 자기저항 램의 다층 자성 박막 구조로서, MTJ(Magnetic Tunnel Junction; 자기 터널 접합) 셀의 단면도이다.
도 2는 종래의 자기저항 램 셀과 대응되는 자기저항 램의 단면도이다.
도 3은 종래의 MRAM 셀 어레이(cell array)를 나타낸 도면이다.
도 4은 본 발명의 일실시예에 따른 나노 자기 메모리 소자 셀의 단면도이다.
도 5는 도 4의 점선 방향으로의 나노 자기 메모리 소자 셀의 단면구조도이다.
도 6은 본 발명의 일실시예에 따른 나노 자기 메모리 소자의 라이트 모드에서의 동작을 설명하기 위한 도면이다.
도 7은 도 6의 나노 와이어에 흐르는 전류에 의한 자성체 박막에 각각 다른 데이터가 기록된 나노 자기 메모리 소자 셀의 상태를 나타낸 단면도이다.
도 8은 나노 자기 메모리 소자 셀에 1의 상태의 데이터를 읽기 위해 인가된 읽기용 전류 펄스 신호와 그에 따른 출력되는 전류 펄스 신호의 변화를 나타낸 도면이다.
도 9는 나노 자기 메모리 소자 셀에 0의 상태의 데이터를 읽기 위해 인가된 읽기용 전류 펄스 신호와 그에 따른 출력되는 전류 펄스 신호의 변화를 나타낸 도면이다.
도 10은 양의 방향의 읽기용 전류 펄스 신호가 인가될 때, 데이터가 기록된 자성체 박막의 영향에 따른 자성 나노 닷이 섭동(perturbation)된 후 소정의 완화 시간(relaxation time; 이완 시간) 경과에 따라 자기 모먼트가 재배열되는 과정을 도시한 것이다.
도 11은 본 발명의 일실시예에 따른 나노 자기 메모리 소자 셀 어레이(array)가 구현된 NOR 타입의 고집적 메모리 회로를 나타낸 것이다.
도 12는 본 발명의 일실시예에 따른 나노 자기 메모리 소자 셀 어레이(array)가 구현된 Cross-point 타입의 고집적 메모리 회로를 나타낸 것이다.
<도면의 주요 부분에 대한 부호의 설명>
401: 자성 나노 닷 402: 절연 기판
403: 절연체 박막 404: 나노 와이어 혹은 탄소 나노 튜브
405: 제1 전극 406: 제2 전극
407: 자성 박막 408: 절연층
본 발명은 나노 자기 메모리 소자에 관한 것으로, 더욱 상세하게는 나노 자기 메모리 소자의 나노 와이어를 거쳐 제1 전극에서 제2 전극으로 흐르는 워드라인 전류에 따라 자성 나노 닷이 섭동(perturbation)된 후 재배열되는 과정에서 형성되는 유도 전류의 크기를 제어하여 상기 나노 자기 메모리 셀에 복수 개의 데이터를 기록/판독(write/read)하는 것을 특징으로 하는 나노 자기 메모리 소자에 관한 것이다.
현재 대부분의 반도체 메모리 제조 업체들은 차세대 기억소자의 하나로서, 강자성체 물질을 이용한 자기저항 램(MRAM; Magnetic Random Access Memory)의 개발에 적극 참여하고 있다.
자기저항 램은 강자성 박막을 다층으로 형성하여 각 박막층의 자화방향에 따른 전류 변화를 감지함으로써 데이터를 읽고 쓸 수 있는 기억소자이다. 이러한 MRAM은 일반적으로 GMR(Giant Magneto Resistance; 거대자기저항), MTJ(Magnetic Tunnel Junction; 자기 터널 접합)등 여러 가지 셀 종류로 구성된다. 즉 MRAM은 스핀이 전자의 전달 현상에 지대한 영향을 미치기 때문에 생기는 거대자기저항(GMR) 현상이나 스핀 편극 자기투과 현상을 이용해 메모리 소자를 구현한다. 먼저 거대자기 저항(GMR) 현상을 이용한 MRAM은 비자성층을 사이에 둔 두 자성층에서 스핀방향이 같은 경우보다 다른 경우의 저항이 크게 달라지는 현상을 이용해 구현된다. 그리고, 스핀 편극 자기 투과 현상을 이용한 MRAM은 절연층을 사이에 둔 두 자성층에서 스핀 방향이 같은 경우가 다른 경우보다 전류 투과가 훨씬 잘 일어난다는 현상을 이용하여 구현된다.
도 1은 이러한 종래의 자기저항 램의 다층 자성 박막 구조로서, MTJ(Magnetic Tunnel Junction; 자기 터널 접합) 셀의 단면도이다.
도 1을 참조하면, 일반적으로 MTJ 셀(100)은 반자성체(anti-ferroelectric) 박막(101), 고정층(fixed layer) 강자성체 박막(102), 터널링 전류가 흐르는 얇은 절연층(103) 및 자유층(free layer) 강자성체 박막(104)으로 형성된다.
여기서, 고정층(fixed layer) 강자성체 박막(102)은 자화방향이 한 방향으로 고정되어 있다. 그리고, 반자성체 박막(101)은 고정층 강자성체 박막(102)의 자화방향이 변하지 않도록 고정해 주는 역할을 한다. 이러한 고정층 강자성체 박막의 자화방향이 변하지 않도록 하기 위해 SAF(synthetic antiferromagnet) 구조를 형성하기도 한다. 반면에 가변층 강자성체 박막(104)은 외부 자장에 의해 자화 방향이 바뀌어진다. 그리고, 가변층 강자성체 박막(104)의 자화방향에 따라 "0"또는 "1"의 데이터를 기억할 수 있다. 이러한 MTJ 셀(100)에 수직 방향으로 전류가 흐를 경우 얇은 절연층(103)을 통한 터널링 전류가 발생하게 된다. 이때, 고정층 강자성체 박막(102)과 가변층 강자성체 박막(104)의 자화방향이 반대일 경우에는 작은 터널링 전류가 흐르게 된다.
이러한 현상을 TMR(Tunneling Magnetoresistance, 터널 자기 저항) 효과라 한다. 이 터널링 전류의 크기를 감지함으로써 자유층 강자성체 박막(104)의 자화방향을 알 수 있고, 셀에 저장된 데이터를 판독할 수 있게 된다.
도 2는 종래의 자기저항 램 셀과 대응되는 자기저항 램의 단면도이다.
도 2를 참조하면, 전계 효과 트랜지스터(204)의 소스 영역(205)의 상부에 접지선(207)이 형성되고, 게이트의 상부에 읽기 워드라인(201)이 형성된다. 그리고, 드레인 영역(208)의 상부에는 제1 도전층(208), 콘택 플러그(209), 제2 도전 층(210) 및 콘택 플러그(211)가 차례로 형성된다. 또한, 쓰기 워드라인(203)의 상부에 연결층(212)이 형성되고, 연결층(212)의 상부에 MTJ셀(100)과 비트라인(202)이 스택(stack)형식으로 형성된다.
읽기 워드라인(201)은 데이터의 리드(read) 시 사용된다. 쓰기 워드라인(203)은 전류의 인가에 따라 외부 자기장을 형성하여 MTJ셀(100) 내의 자유층 강자성체 박막(104)의 자화방향의 변화에 따라 데이터를 저장할 수 있도록 한다. 비트라인(202)은 MTJ셀(100)에 수직방향으로 전류를 인가하여 자유층 강자성체 박막(104)의 자화방향을 알 수 있도록 한다. 이러한 구성을 갖는 종래의 MRAM은 리드시에 읽기 워드라인(201)에 전압을 가하여 전계효과 트랜지스터(204)를 동작시킨다. 그리고, 비트라인(202)에 전류를 인가한 뒤 MTJ셀(100)에 흐르는 전류의 크기를 감지한다. 또한 라이트(write)시에는 전계효과 트랜지스터(204)를 오프 상태로 유지하면서, 쓰기 워드라인(203)과 비트라인(202)에 전류를 인가시킨다. 그리고 이로 인해 발생되는 외부 자기장에 의해 MTJ셀(100) 자유층의 자화방향을 변화시킨다.
도 3은 종래의 MRAM 셀 어레이(cell array)를 나타낸 도면이다.
도 3을 참조하면, 종래의 MRAM은 하나의 스위칭 소자 트랜지스터 T와 하나의 MTJ를 갖는 1T+1MTJ 구조를 갖는다. 구체적으로, MRAM셀은 복수 개의 워드라인 WL1~WL4과 복수 개의 비트라인 BL1, BL2 및 이들에 의하여 선택되는 셀(301)을 구비하며, 복수 개의 비트라인 BL1, BL2 와 각각 연결되는 센싱 엠프(sensing amp) SA1, SA2를 구비한다. 이러한 구조를 갖는 종래의 MRAM셀은 워드라인 WL 선택신호 에 의해 셀이 선택되고, 스위칭 소자 T를 통해서 MTJ에 일정 전압이 가해지면 MTJ의 극성에 따라 비트라인 BL에 흐르는 센싱전류가 달라지게 된다. 따라서. 이 센싱전류를 센스 엠프 SA에 의해 증폭시킴으로써 데이터를 리드할 수 있게 된다.
이러한 종래의 자기저항 램은 접지선(207), 읽기 워드라인(201), 쓰기 워드라인(203) 및 비트라인(202)으로 이루어져 셀 당 총 4개의 독립적인 금속 배선들이 구성되므로 배선 구조가 복잡하다. 따라서, 이러한 구조의 자기저항 램의 단위 면적은 8F2 이 되어 비교적 큰 면적을 갖는다. 또한, 종래의 자기저항 램은 셀이 차지하는 유효 면적이 커지게 되어 메모리 소자의 집적도가 저하되고, 셀의 설계 측면에서도 불리한 특성을 갖게 된다.
금속 강자성체 박막을 이용한 MRAM에서는 메모리 셀의 사이즈가 작아지면 자화 반전에서 필요로 하는 전류자계가 증가한다. 이것이, 금속 강자성체를 이용한 종래의 MRAM의 대용량화에 수반하는 과제였다.
또한, 상술한 바와 같이 동작되는 종래의 자기저항 램은 하나의 셀이 1T+1MTJ 구조를 가지므로 셀 구조가 복잡하다. 하나의 셀이 트랜지스터 T와 MTJ를 별도로 구비하므로 복잡한 구조의 셀을 구현하기 위한 공정이 어렵다.
또한, 종래의 MRAM셀은 상술한 구조적 문제로 인한 셀 당 금속 배선의 증가는 집적도를 높이는데 한계 요인으로 작용한다는 문제점이 있었다.
본 발명은 상술한 종래기술의 문제점을 해결하기 위해 안출된 것으로서, 나 노 와이어를 거쳐 제1 전극에서 제2 전극으로 흐르는 워드라인 전류에 따라 자성 나노 닷이 섭동(perturbation)된 후 재배열되는 과정에서 형성되는 유도 전류의 크기를 제어하여 상기 나노 자기 메모리 셀에 복수 개의 데이터를 기록/판독하는 것을 특징으로 하는 나노 자기 메모리 소자를 제공하여 간단한 나노 자기 메모리 소자를 제공함으로써 셀 사이즈부담이 작은 메모리 소자를 구현하고 집적도를 향상하고자 하는 것에 그 목적이 있다.
본 발명의 또 다른 목적은 자기 메모리 소자의 셀이 차지하는 유효 면적을 작게 함으로써 메모리 소자의 집적도를 향상시키고, 셀의 설계 측면에서 유리한 특성을 가지도록 하는 것이다.
본 발명의 또 다른 목적은 종래의 금속 강자성체 박막을 이용한 MRAM에서의 자화 반전에 필요한 전류 자계 문제를 해결함으로써 메모리 소자의 대용량화가 가능한 나노 자기 메모리 소자를 제공하는 것이다.
본 발명의 또 다른 목적은 종래의 메모리 소자가 가지는 복잡한 셀 구조를 해결함으로써 메모리 소자의 셀 구현을 위한 공정의 단순화를 제공하는 것이다.
본 발명의 또 다른 목적은 셀당 금속 배선의 감소로 인한 메모리 소자의 집적도를 높이는 데 있다.
상기의 목적을 달성하고, 상술한 종래기술의 문제점을 해결하기 위하여, 본 발명은 절연 기판 위에 적층된 제1 절연층; 상기 제1 절연층의 양측에 형성된 제1 전극 및 제2 전극; 상기 제1 전극과 상기 제2 전극을 연결하고 상기 제1 절연층의 상부에 적층되는 나노 와이어(nano wire); 상기 나노 와이어 상부에 형성된 하나 이상의 자성 나노 닷(dot); 상기 자성 나노 닷 상부에 적층된 제2 절연층; 및 상기 제2 절연층의 상부에 적층된 자성 박막(thin film)층을 포함하는 나노 자기 메모리 셀을 구비하고, 상기 제1 전극에서 상기 나노 와이어를 거쳐 상기 제2 전극으로 흐르는 워드라인 전류에 따라 상기 자성 나노 닷이 섭동(perturbation)된 후 재배열되어 형성되는 유도 전류의 크기를 제어하여 상기 나노 자기 메모리 셀에 복수 개의 데이터를 기록/판독하는 것을 특징으로 하는 나노 자기 메모리 소자를 제공한다.
본 발명의 일측에 따르면, 동일한 제1 비트라인과 복수 개의 나노 자기 메모리 셀의 제1 전극이 연결된 복수 개의 나노 자기 메모리 셀을 구비하고, 복수 개의 MOS(Metal-Oxide-Silicon) 트랜지스터 각각의 드레인은 상기 복수 개의 나노 자기 메모리 셀의 제2 전극과 연결되고, 상기 복수 개의 MOS 트랜지스터 각각의 소스는 제2 비트라인에 연결되고, 각각의 게이트는 각각 상이한 워드라인과 연결됨을 특징으로 하는 나노 자기 메모리 소자가 제공된다.
본 발명의 또 다른 일측에 따르면, 동일한 비트라인과 연결된 복수 개의 나노 자기 메모리 셀을 구비하고, 상기 복수 개의 나노 자기 메모리 셀의 제1 전극은 상기 비트라인과 연결되고, 상기 복수 개의 나노 자기 메모리 셀의 제2 전극은 각각 상이한 워드라인과 연결되며, 상기 워드라인은 스위칭 트랜지스터에 연결됨을 특징으로 하는 나노 자기 메모리 소자가 제공된다.
본 발명의 또 다른 일측에 따르면, 절연 기판 위에 제1 절연층을 적층하는 단계; 상기 제1 절연층의 양측에 제1 전극 및 제2 전극을 형성하는 단계; 상기 제1 전극과 상기 제2 전극을 연결하고 상기 제1 절연층의 상부에 나노 와이어(nano wire)를 적층하는 단계; 상기 나노 와이어 상부에 하나 이상의 자성 나노 닷(dot)을 형성하는 단계; 상기 자성 나노 닷 상부에 제2 절연층을 적층하는 단계; 및 상기 제2 절연층의 상부에 자성 박막(thin film)층을 적층하는 단계를 포함하고, 상기 제1 전극과 제2 전극 간에 흐르는 워드라인 전류에 따라 상기 자성 나노 닷이 섭동(perturbation)된 후 재배열되어 형성되는 유도 전류의 크기를 제어하여 상기 나노 자기 메모리 셀에 복수 개의 데이터를 기록/판독하는 것을 특징으로 하는 나노 자기 메모리 소자의 제조방법을 제공한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 4는 본 발명의 일실시예에 따른 나노 자기 메모리 소자 셀의 단면도이다.
도 4를 참조하면, 본 발명에 따른 나노 자기 메모리 소자 셀은 자성 나노 닷(dot)(401), 절연 기판(402), 절연체 박막(403), 나노 와이어 혹은 나노 튜브(404), 제1 전극(405), 제2 전극(406), 및 자성 박막(407)을 구비한다.
절연 기판(402)위에 절연체 박막(403)을 적층(deposition)하고, 절연체 박막(403)에 소정의 리소그래피(lithography) 과정을 통해 금속 전극인 제1 전극(405)과 제2 전극(406)을 형성한다. 금속 전극 형성 후 절연체 박막 위에 나노 와이어(404) 혹은 나노 튜브를 소정의 방법으로 적층시킨다. 나노 와이어(404)위에 절연체 박막(408) 적층 후 자성 나노 닷(401)을 형성시킨다. 절연체 박막(408) 위에 자성 박막(407)을 적층 시키면 본 발명에 따른 나노 자기 메모리 소자 셀이 구현된다.
5 내지 50 나노미터 범위의 직경을 가진 단순분산(monodisperse) 자성 입자(예를 들면, 코발트)를 제조하는 방법이 Murray 등의 한국 특허 출원 99-27259호에 기재되어 있다. 특히 이 Murray 등의 특허에서는 평균 직경이 8 내지 10 나노미터이고, 크기 분포의 표준 편차가 5% 인 자성 코발트(Co) 입자의 형성을 개시하고 있다. 또한 50 나노미터를 넘지 않는 직경을 가지는 매우 규칙적이고 주기적인 배열을 갖는 자성입자의 층(단일층 또는 다층)형태를 제조하는 방법이 한국 특허 출원 99-0028700호에 기재되어 있다. 상기한 방법이나 기타 당업자라면 주지하는 방법에 의하여 자성 나노 닷(401)은 형성이 가능하다.
도 5는 도 4의 점선 방향으로의 나노 자기 메모리 소자 셀의 단면구조도이다.
도 4를 참조하여 도 5를 설명하면 다음과 같다. 도 4의 점선 방향으로의 단면은 절연 기판(402)위에 절연체 박막(403)이 적층되고, 절연체 박막(403)위에 나노 와이어(404)가 형성되고 절연체 박막(403)을 사이에 두고 자성 나노 닷(401)이 그 주위를 감싸고 있는 형태로 배치하는 것이 가능하다. 자성 나노 닷(401)위에 절연체 박막(408)이 적층되고 그 위에 자성 박막(407)이 형성되어 있는 구조를 가진다. 이러한 구조가 1비트 단위 셀(500)을 형성하고 1비트 단위 셀(500)은 규칙적으로 나열된 어레이(array) 형태로 배치될 수 있다.
나노 와이어(404)는 반경이 100 나노미터 이하인 알루미늄(Al), 실리사이 드(silicide), 금(Au), 구리(Cu), 백금(Pt) 등의 금속, 산화아연(ZnO), 실리콘(Si) 등의 반도체나 유기성 전도체 물질일 수 있다. 나노 와이어(404)대신에 CNT(carbon nanotube; 카본나노튜브)가 그 역할을 대신할 수도 있다. CNT는 기계적으로 쉽게 변형되지 않으며 화학적 안정성과 음의 전자 친화도(negative electron affinity)가 높다는 등의 장점과 함께, CNT로부터의 전계 방출 특성은 진공도가 다소 좋지 않은 환경에서도 안정된 방출 특성을 가지는 것으로 알려져 본 발명의 나노 와이어를 대체해 사용하는 것이 가능하다.
자성 나노 닷(401)은 Fe, Fe2O3, Co, FePt, Ni 금속, 상기 금속의 산화물, 또는 아철산염(ferrite; 페라이트) 중 어느 하나 이상인 초상자성체 입자(superparamagnetic particle)로서, 20 나노미터 이하의 크기를 갖는 것이 바람직하다.
자성체 박막(407)은 Fe, Fe2O3, Co, FePt, Ni 금속, 상기 금속의 산화물, 또는 아철산염(ferrite; 페라이트) 중 어느 하나 이상인 강자성체, 강자성체 및 반자성체 박막의 겹 층 박막, 강자성체 박막의 겹 층 박막으로 형성될 수 있다.
도 6은 본 발명의 일실시예에 따른 나노 자기 메모리 소자의 라이트(write) 모드에서의 동작을 설명하기 위한 도면이다.
도 6을 참조하면, 제1 전극(405)에 양의 방향의 전류 펄스 신호(current pulse signal)(603)가 인가되어 나노 와이어(404)에 상기 방향의 신호가 흐르게 되면, 나노 와이어 혹은 탄소 나노 튜브에 흐르는 전류 I(603) 에 의해 유도되는 자기장(magnetic field) H 와 자기 유도(magnetic induction) B 는 수학식 1과 같다.
Figure 112006022486800-pat00001
상기 수학식 1에서 r(607)은 전류가 흐르는 나노 와이어의 중심으로부터의 거리이다. 상기 수학식 1의 M 은 자성체 박막 (407)의 magnetization 을 나타낸다.
다시 도 6을 참조하면, 나노 와이어(404)에 양의 방향의 전류 펄스 신호(603)가 흐르게 되면, 나노 와이어 주변에는 자기장 H(605)는 지면으로 나오는 방향을 기준으로 할 때 반 시계방향으로 형성되고, 상기 반 시계방향으로 형성된 자기장 H(605)에 의해, 강자성체 혹은 강자성체와 반자성체의 겹층으로 구성된 자성체 박막(407)이 자화되어, 유도 자기 모먼트(induced magnetic moment)(601)가 도 6에서 보는 바와 같은 방향으로 유도된다. 이와 반대로 나노 와이어(404)에 음의 방향의 전류 펄스 신호(604)가 흐르게 되면, 나노 와이어 주변에는 자기장 H(606)는 지면으로 나오는 방향을 기준으로 할 때 시계방향으로 형성되고 그 크기는 상기 수학식 1에서 본 바와 같다. 상기 시계방향으로 형성된 자기장 H(606)에 의해 자성체 박막(407)에는 유도 자기 모먼트(602)가 도 6에서 보는 바와 같은 방향으로 유도된다. 자성 박막체(407)에 유도된 자기 모먼트(601)은, 자성 박막체(407)의 강자성 특성에 의하여, 나노 와이어(404)에 전류 펄스 신호 인가 후에도 일정 값이 잔류되어 남기 때문에, 본 발명에서 상술한 바와 같이 나노 와이어(404)에 흐르는 전류에 의한 자성체 박막(407)에 유도되는 자기 모먼트의 방향에 따라 나노 자기 메모리 소자에 데이터를 기록할 수 있게 된다.
도 7은 도 6의 나노 와이어에 흐르는 전류에 의한 자성체 박막에 각각 다른 데이터가 기록된 나노 자기 메모리 소자 셀의 상태를 나타낸 단면도이다.
도 6을 참조하여 도 7를 설명하면, 왼쪽의 나노 자기 메모리 소자 셀(710)(이하 "1의 상태 나노 자기 메모리 소자 셀"이라 부르기로 한다)은 전극을 통한 나노 와이어 혹은 탄소 나노 튜브에 양의 방향으로 인가된 전류 펄스에 의해 1의 상태(711)가 기록된 것이고, 오른쪽의 나노 자기 메모리 소자 셀(720)(이하 "0의 상태 나노 자기 메모리 소자 셀"이라 부르기로 한다)은 전극을 통한 나노 와이어 혹은 탄소 나노 튜브에 음의 방향으로 인가된 전류 펄스에 의해 0의 상태(721)가 기록된 상태를 나타낸다. 상기 1의 상태와 0의 상태는 실제 구현에 있어 반대로 구현될 수도 있음은 당업자에게 자명하다고 할 것이다.
이는 단순히 쓰기용 전류 펄스 신호를 제1 전극(405)에 인가하여 나노 와이어(404)를 거쳐 제2 전극으로 흐르게 함에 의해서 종래의 MRAM의 금속 배선수보다 적은 2개의 배선만을 필요로 할 수 있으므로, 나노 자기 메모리 소자의 집적도를 제고할 수 있다. 또한, 자기 메모리 소자의 셀이 차지하는 유효 면적을 작게 함으로써 메모리 소자의 집적도를 향상시키고, 셀의 설계 측면에서 유리한 특성을 가지도록 할 수도 있다. 또한, 종래의 금속 강자성체 박막을 이용한 MRAM에서의 자화 반전에 필요한 전류 자계 문제가 해결되므로 메모리 소자의 대용량화가 가능한 나노 자기 메모리 소자의 제조가 가능하다.
도 8은 나노 자기 메모리 소자 셀에 1의 상태의 데이터를 읽기 위해 인가된 읽기용 전류 펄스 신호와 그에 따른 출력되는 전류 펄스 신호의 변화를 나타낸 도면이다.
도 8은 도 10을 참조하여 상세히 설명하기로 한다.
도 10은 양의 방향의 읽기용 전류 펄스 신호가 인가될 때, 데이터가 기록된 자성체 박막의 영향에 따른 자성 나노 닷이 섭동(perturbation)된 후 소정의 완화 시간(relaxation time; 이완 시간) 경과에 따라 자기 모먼트가 재배열되는 과정을 도시한 것이다.
도 10을 참조하면, 단계(1010)에서는 자성체 박막(407)에는 1의 상태의 자기 모먼트(711)가 기록되어 있고, 상기 자성체 박막의 자기력선(magnetic flux)에 의해 초상자성체 상태의 자성 나노 닷(401)의 자기 모먼트가 나란히 정렬되어 있는 상태(1011)를 나타낸다.
단계(1020)에서는, 나노 와이어(404)에 양의 방향의 읽기용 전류 펄스 신호가 인가되는 경우, 인가된 전류 방향에 따라 나노 와이어 주변에 자기장 H(1021)가 반 시계방향으로 섭동(perturbation)되고, 형성된 자기장 H(1021)에 의해 나노 닷의 자기 모먼트(1011)는 반 시계방향으로 재배열된다.
단계(1030)에서는, 나노 와이어(404)에 양의 방향의 읽기용 전류 펄스 신호의 인가가 완료된 후의 자성 나노 닷의 상태를 도시한 것이다. 양의 방향의 읽기용 전류 펄스 신호의 인가가 완료되면, 단계(1020)에서 반 시계방향으로 섭동(perturbation)되었던 자성 나노 닷의 자기 모먼트(101)는 단계(1010)에서의 최초 배열된 상태로 재배열된다. 섭동되었던 상태에서 최초의 배열된 상태로 복구되 는 시간 즉 완화 시간(relaxation time; 이완시간)에 대하여 자성 나노 닷의 자기 모먼트 변화에 따라 유도 전류가 나노 와이어에 발생하게 된다.
유도 전류가 발생하는 과정을 설명하면 다음과 같다. 자기 모먼트의 변화는 전류의 발생과 관련이 있는 데 이는 Maxwell 방정식으로 설명될 수 있다.
Figure 112006022486800-pat00002
상기 수학식 2에서 J는 전류밀도(current density), σ는 전기 전도도(electric conductivity), M 은 자화(magnetization)를 나타낸다. 상기 수학식 2은 자기 모먼트의 변화량에 따른 나노 와이어에 유도되는 전류가 초상자성체 상태의 자성 나노 닷의 자기 모먼트가 섭동된 후 재배열되는 시간 변화에 따른 변화량과 관련이 있음을 나타낸다. 마이너스 부호는 유도되는 전류는 자기장의 변화를 방해하는 방향으로 생성됨을 뜻하는 렌쯔(Lenz)의 법칙을 말한다.
자성 나노 닷의 자기 모먼트의 시간 변화는 완화 시간(relaxation time) τ와 관련이 있는 데 완화 시간은 수학식 3로서 표현될 수 있다.
Figure 112006022486800-pat00003
상기 수학식 3에서 τ0 는 완화시간상수(relaxation time constant), Wb 는 장벽 에너지(barrier energy), KB 는 볼츠만 상수(Boltzman constant), T는 온도를 나타낸다. 또한 장벽 에너지 Wb 는 수학식 4와 같이 표현될 수 있다.
Figure 112006022486800-pat00004
상기 수학식 4에서 Wmax 는 수학식 5으로, Wmin 은 수학식 6로써 표현될 수 있다.
Figure 112006022486800-pat00005
Figure 112006022486800-pat00006
상기 수학식 5, 6에서 Ka는 effective anisotropy constant이고, Bm 은 자성 박막(407)에 형성된 자기 유도(magnetic induction), Vm 은 자성 나노 닷(401)의 자기 부피(magnetic volume)을 나타낸다. 또한, Ms는 나노 닷(401)층의 포화(saturation) magnetization를 나타낸다.
상기 수학식 5, 6 로부터 자성 박막(407)에 형성된 자기 유도 Bm 과 섭동되 어 형성된 자화(magnetization) Ms 가 anti-parallel 하다면 상기 수학식 4에서 Wb 는 수학식 7과 같이 표현될 수 있을 것이다.
Figure 112006022486800-pat00007
Wb 가 상기 수학식 7과 같이 표현된다면, 이는 상대적으로 작은 Wb 가 된다. 또한, 상기 수학식 3에서 상대적으로 작은 완화 시간 τ, 즉 빠른 완화를 가져오는 것을 의미하게 되고, 빠른 완화 시간은 상기 수학식 3에서 큰 값의 전류를 유도할 것이다.
그러나, 자성 박막(407)에 형성된 자기 유도 Bm 과 섭동되어 형성된 자화(magnetization) Ms 가 parallel 하다면 상기 수학식 4에서 Wb 는 수학식 9과 같이 표현될 수 있을 것이다.
Figure 112006022486800-pat00008
Wb 가 상기 수학식 8와 같이 표현된다면, 이는 상대적으로 큰 값의 Wb 가 된다. 또한, 상기 수학식 3에서 상대적으로 큰 완화 시간 τ 즉 느린 완화를 가져오는 것을 의미하게 되고, 느린 완화 시간은 상기 수학식 2에서 작은 값의 전류를 유도할 것이다.
다시 도 7을 참조하면, 나노 자기 메모리 소자 셀에 1의 상태 데이터(810)를 읽기 위해 인가된 읽기용 전류 펄스 신호(820) 중 양의 방향으로의 전류 펄스가 인가된 경우에는 도 10에서 상술한 바와 같이, 자성 박막(407)에 형성된 자기 유도 Bm 과 섭동되어 형성된 자화(magnetization) Ms 가 parallel하게 된다. 이는 상대적으로 큰 값의 Wb 및 느린 완화 시간을 가져오고, 수학식 2에서 작은 값의 전류를 유도하고, 렌쯔의 법칙에 의해 방향은 양의 방향으로 전류가 유도될 것이다. 따라서, 제2 전극으로 출력되는 전류에는 상기 방향 및 크기로 유도된 전류 펄스(831)가 존재하게 될 것이다.
반면에, 나노 자기 메모리 소자 셀에 1의 상태 데이터(810)를 읽기 위해 인가된 읽기용 전류 펄스 신호(820) 중 음의 방향으로의 전류 펄스가 인가된 경우에는 도 10에서 상술한 바와 같이, 자성 박막(407)에 형성된 자기 유도 Bm 과 섭동되어 형성된 자화(magnetization) Ms 가 anti-parallel하게 된다. 이는 상대적으로 작은 값의 Wb 및 빠른 완화 시간을 가져오고, 수학식 2에서 큰 값의 전류를 유도하고, 렌쯔의 법칙에 의해 방향은 양의 방향으로 전류가 유도될 것이다. 따라서, 제2 전극으로 출력되는 전류에는 상기 방향 및 크기로 유도된 전류 펄스(832)가 존재하게 된다.
상기 출력되는 전류 펄스 파형(830)의 양의 방향 전류인가 후 유도되는 전류 파형(831)과 음의 방향 전류 인가 후 유도되는 전류 파형(832)의 크기를 분석함으 로써 자성체 박막에 기록되어 있는 데이터를 읽을 수 있다.
도 9는 나노 자기 메모리 소자 셀에 0의 상태의 데이터를 읽기 위해 인가된 읽기용 전류 펄스 신호와 그에 따른 출력되는 전류 펄스 신호의 변화를 나타낸 도면이다.
도 9을 참조하면, 나노 자기 메모리 소자 셀에 0의 상태 데이터(910)를 읽기 위해 인가된 읽기용 전류 펄스 신호(920) 중 양의 방향으로의 전류 펄스가 인가된 경우에는 도 10에서 상술한 바와 같이, 자성 박막(407)에 형성된 자기 유도 Bm 과 섭동되어 형성된 자화(magnetization) Ms 가 anti-parallel하게 된다. 이는 상대적으로 작은 값의 Wb 및 빠른 완화 시간을 가져오고, 수학식 2에서 큰 값의 전류를 유도하고, 렌쯔의 법칙에 의해 방향은 음의 방향으로 전류가 유도될 것이다. 따라서, 제2 전극으로 출력되는 전류에는 상기 방향 및 크기로 유도된 전류 펄스(931)가 존재하게 될 것이다.
반면에, 나노 자기 메모리 소자 셀에 1의 상태 데이터(910)를 읽기 위해 인가된 읽기용 전류 펄스 신호(920) 중 음의 방향으로의 전류 펄스가 인가된 경우에는 도 10에서 상술한 바와 같이, 자성 박막(407)에 형성된 자기 유도 Bm 과 섭동되어 형성된 자화(magnetization) Ms 가 parallel하게 된다. 이는 상대적으로 큰 값의 Wb 및 느린 완화 시간을 가져오고, 수학식 2에서 작은 값의 전류를 유도하고, 렌쯔의 법칙에 의해 방향은 음의 방향으로 전류가 유도될 것이다. 따라서, 제2 전극 으로 출력되는 전류에는 상기 방향 및 크기로 유도된 전류 펄스(932)가 존재하게 된다.
상기 출력되는 전류 펄스 파형(930)의 양의 방향 전류인가 후 유도되는 전류 파형(931)과 음의 방향 전류 인가 후 유도되는 전류 파형(932)의 크기를 분석함으로써 자성체 박막에 기록되어 있는 데이터를 읽게 된다.
도 11은 본 발명의 일실시예에 따른 나노 자기 메모리 소자 셀 어레이(array)가 구현된 NOR 타입의 고집적 메모리 회로를 나타낸 것이다.
도 11을 참조하면, 동일한 제1 비트라인(1140)과 복수 개의 나노 자기 메모리 셀(1110)의 제1 전극(405)이 연결된 복수 개의 나노 자기 메모리 셀(1110)을 구비하고,
복수 개의 MOS(Metal-Oxide-Silicon) 트랜지스터(1120) 각각의 드레인은 상기 복수 개의 나노 자기 메모리 셀의 제2 전극(406)과 연결되고, 상기 복수 개의 MOS 트랜지스터(1120) 각각의 소스는 제2 비트라인(1150)에 연결되고, 각각의 게이트는 각각 상이한 워드라인(1130)과 연결되어 있는 구조이다. 본 발명의 당업자라면 주지하는 바와 같이, 워드라인과 비트라인에 의해 나노 자기 메모리 셀을 선택한 후, 상술한 바와 같은 읽기/쓰기 과정을 거칠 수 있다.
도 12는 본 발명의 일실시예에 따른 나노 자기 메모리 소자 셀 어레이(array)가 구현된 Cross-point 타입의 고집적 메모리 회로를 나타낸 것이다.
도 12를 참조하면, 동일한 비트라인(1240)과 연결된 복수 개의 나노 자기 메모리 셀(1210)을 구비하고, 상기 복수 개의 나노 자기 메모리 셀의 제1 전극(405) 은 상기 비트라인(1240)과 연결되고, 상기 복수 개의 나노 자기 메모리 셀의 제2 전극(406)은 각각 상이한 워드라인(1230)과 연결되며, 상기 워드라인(1230)은 셀렉션(selection) 트랜지스터(1220)에 연결되어 있는 구조이다. 셀렉션(selection) 트랜지스터에 의해 소정의 나노 자기 메모리 셀이 선택되고, 워드라인과 비트라인을 통해 앞에서 상술한 바와 같이 데이터의 읽기/쓰기가 가능하다.
이상과 같이 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
그러므로, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
본 발명에 따르면, 나노 와이어를 거쳐 제1 전극에서 제2 전극으로 흐르는 워드라인 전류에 따라 자성 나노 닷이 섭동(perturbation)된 후 재배열되는 과정에서 형성되는 유도 전류의 크기를 제어하여 상기 나노 자기 메모리 셀에 복수 개의 데이터를 기록/판독하는 것을 특징으로 하는 나노 자기 메모리 소자를 제공하여 간단한 나노 자기 메모리 소자를 제공함으로써 셀 사이즈부담이 작은 메모리 소자를 구현하고 집적도를 향상시킬 수 있다.
또한 본 발명에 따르면, 자기 메모리 소자의 셀이 차지하는 유효 면적을 작게 함으로써 메모리 소자의 집적도를 향상시키고, 셀의 설계 측면에서 유리한 특성 을 가지도록 할 수 있다.
또한 본 발명에 따르면, 종래의 금속 강자성체 박막을 이용한 MRAM에서의 자화 반전에 필요한 전류 자계 문제를 해결함으로써 메모리 소자의 대용량화가 가능한 나노 자기 메모리 소자를 제공할 수 있다.
또한 본 발명에 따르면, 종래의 메모리 소자가 가지는 복잡한 셀 구조를 해결함으로써 메모리 소자의 셀 구현을 위한 공정을 단순화 할 수 있다.
또한 본 발명에 따르면, 셀 당 금속 배선의 감소로 인한 메모리 소자의 집적도를 높일 수 있다.

Claims (20)

  1. 절연 기판 위에 적층된 제1 절연층;
    상기 제1 절연층의 양측에 형성된 제1 전극 및 제2 전극;
    상기 제1 전극과 상기 제2 전극을 연결하고 상기 제1 절연층의 상부에 적층되는 나노 와이어(nano wire);
    상기 나노 와이어 상부에 형성된 하나 이상의 자성 나노 닷(dot);
    상기 자성 나노 닷 상부에 적층된 제2 절연층; 및
    상기 제2 절연층의 상부에 적층된 자성 박막(thin film)층;
    을 포함하는 나노 자기 메모리 셀을 구비하고,
    상기 제1 전극에서 상기 나노 와이어를 거쳐 제2 전극으로 흐르는 워드라인 전류에 따라 상기 자성 나노 닷이 섭동(perturbation)된 후 재배열되어 형성되는 유도 전류의 크기를 제어하여 상기 나노 자기 메모리 셀에 복수 개의 데이터를 기록/판독하는 것을 특징으로 하는 나노 자기 메모리 소자.
  2. 제1항에 있어서,
    상기 나노 와이어는 Al, silicide, 금, 구리, 백금, 산화아연(ZnO), 또는 실리콘(Si) 중 어느 하나 이상인 금속, 반도체, 또는 유기 전도체 물질을 포함하는 것을 특징으로 하는 나노 자기 메모리 소자.
  3. 제1항에 있어서,
    상기 나노 와이어는 100 나노미터 이하의 반경을 갖는 것을 특징으로 하는 나노 자기 메모리 소자.
  4. 제1항에 있어서,
    상기 자성 나노 닷은 Fe, Fe2O3, Co, FePt, Ni 금속, 상기 금속의 산화물, 또는 아철산염(ferrite; 페라이트) 중 어느 하나 이상인 초상자성체 입자(superparamagnetic particle)를 포함하는 것을 특징으로 하는 나노 자기 메모리 소자.
  5. 제1항에 있어서,
    상기 자성 나노 닷은 20 나노미터 이하의 크기를 갖는 것을 특징으로 하는 나노 자기 메모리 소자.
  6. 제1항에 있어서,
    상기 자성체 박막이 Fe, Fe2O3, Co, FePt, Ni 금속, 상기 금속의 산화물, 또는 아철산염(ferrite; 페라이트) 중 어느 하나 이상인 강자성체, 상기 강자성체의 조합으로 이루어진 복합층 또는 상기 강자성체와 반강자성체 물질과의 복합층을 포함하는 나노 자기 메모리 소자.
  7. 동일한 제1 비트라인과 복수 개의 나노 자기 메모리 셀의 제1 전극이 연결된 복수 개의 나노 자기 메모리 셀을 구비하고,
    복수 개의 MOS(Metal-Oxide-Silicon) 트랜지스터 각각의 드레인은 상기 복수 개의 나노 자기 메모리 셀의 제2 전극과 연결되고, 상기 복수 개의 MOS 트랜지스터 각각의 소스는 제2 비트라인에 연결되고, 각각의 게이트는 각각 상이한 워드라인과 연결되는 것을 특징으로 하는 나노 자기 메모리 소자.
  8. 동일한 비트라인과 연결된 복수 개의 나노 자기 메모리 셀을 구비하고,
    상기 복수 개의 나노 자기 메모리 셀의 제1 전극은 상기 비트라인과 연결되고, 상기 복수 개의 나노 자기 메모리 셀의 제2 전극은 각각 상이한 워드라인과 연결되며, 상기 워드라인은 셀렉션(selection) 트랜지스터에 연결되는 것을 특징으로 하는 나노 자기 메모리 소자.
  9. 제7항 또는 제8항에 있어서,
    상기 복수 개의 나노 자기 메모리 셀은 절연 기판 위에 적층된 제1 절연층;
    상기 제1 절연층의 양측에 형성된 제1 전극 및 제2 전극;
    상기 제1 전극과 상기 제2 전극을 연결하고 절연층의 상부에 적층되는 나노 와이어(nano wire);
    상기 나노 와이어 상부에 형성된 하나 이상의 자성 나노 닷(dot);
    상기 자성 나노 닷 상부에 적층된 제2 절연층; 및
    상기 제2 절연층의 상부에 적층된 자성 박막(thin film)층
    을 포함하는 것을 특징으로 하는 나노 자기 메모리 소자.
  10. 제9항에 있어서,
    상기 나노 와이어는 Al, silicide, 금, 구리, 백금, 산화아연(ZnO), 또는 실리콘(Si) 중 어느 하나 이상인 금속, 반도체 또는 유기 전도체 물질을 포함하는 것을 특징으로 하는 나노 자기 메모리 소자.
  11. 제9항에 있어서,
    상기 나노 와이어는 100 나노미터 이하의 반경을 갖는 것을 특징으로 하는 나노 자기 메모리 소자.
  12. 제9항에 있어서,
    상기 자성 나노 닷은 Fe, Fe2O3, Co, FePt, Ni 금속, 상기 금속의 산화물, 또는 아철산염(ferrite; 페라이트) 중 어느 하나 이상인 초상자성체 입자(superparamagnetic particle)를 포함하는 것을 특징으로 하는 나노 자기 메모리 소자.
  13. 제9항에 있어서,
    상기 자성 나노 닷은 20 나노미터 이하의 크기를 갖는 것을 특징으로 하는 나노 자기 메모리 소자.
  14. 제9항에 있어서,
    상기 자성체 박막이 Fe, Fe2O3, Co, FePt, Ni 금속, 상기 금속의 산화물, 또는 아철산염(ferrite; 페라이트) 중 어느 하나 이상인 강자성체, 상기 강자성체의 조합으로 이루어진 복합층 또는 상기 강자성체와 반강자성체 물질과의 복합층을 포함하는 것을 특징으로 하는 나노 자기 메모리 소자.
  15. 절연 기판 위에 제1 절연층을 적층하는 단계;
    상기 제1 절연층의 양측에 제1전극 및 제2전극을 형성하는 단계;
    상기 제1 전극과 상기 제2 전극을 연결하고 상기 제1 절연층의 상부에 나노 와이어(nano wire)를 적층하는 단계;
    상기 나노 와이어 상부에 하나 이상의 자성 나노 닷(dot)을 형성하는 단계;
    상기 자성 나노 닷 상부에 제2 절연층을 적층하는 단계; 및
    상기 제2 절연층의 상부에 자성 박막(thin film)층을 적층하는 단계
    를 포함하고,
    상기 제1 전극에서 상기 나노 와이어를 거쳐 제2 전극으로 흐르는 워드라인 전류에 따라 상기 자성 나노 닷이 섭동(perturbation)된 후 재배열되어 형성되는 유도 전류의 크기를 제어하여 상기 나노 자기 메모리 셀에 복수 개의 데이터를 기록/판독하는 것을 특징으로 하는 나노 자기 메모리 소자의 제조방법.
  16. 제15항에 있어서,
    상기 나노 와이어는 Al, silicide, 금, 구리, 백금, 산화아연(ZnO), 또는 실리콘(Si) 중 어느 하나 이상인 금속, 반도체 또는 유기 전도체 물질을 포함하는 것을 특징으로 하는 나노 자기 메모리 소자의 제조방법.
  17. 제15항에 있어서,
    상기 나노 와이어는 100 나노미터 이하의 반경을 갖는 것을 특징으로 하는 나노 자기 메모리 소자의 제조방법.
  18. 제15항에 있어서,
    상기 자성 나노 닷은 Fe, Fe2O3, Co, FePt, Ni 금속, 상기 금속의 산화물, 또는 아철산염(ferrite; 페라이트) 중 어느 하나 이상인 초상자성체 입자(superparamagnetic particle)를 포함하는 것을 특징으로 하는 나노 자기 메모리 소자의 제조방법.
  19. 제15항에 있어서,
    상기 자성 나노 닷은 20 나노미터 이하의 크기를 갖는 것을 특징으로 하는 나노 자기 메모리 소자의 제조방법.
  20. 제15항에 있어서,
    상기 자성체 박막은 Fe, Fe2O3, Co, FePt, Ni 금속, 상기 금속의 산화물, 또는 아철산염(ferrite; 페라이트) 중 어느 하나 이상인 강자성체, 상기 강자성체의 조합으로 이루어진 복합층 또는 상기 강자성체와 반강자성체 물질과의 복합층을 포함하는 것을 특징으로 하는 나노 자기 메모리 소자의 제조방법.
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