KR20220053248A - 자기 소자 - Google Patents

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KR20220053248A
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오세충
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신희주
박정환
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삼성전자주식회사
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Abstract

자기 소자는 고정 패턴을 포함하는 고정층과, 자유층과, 상기 고정층과 상기 자유층과의 사이에 개재된 터널 배리어를 포함하고, 상기 고정 패턴은 제1 자성 패턴과, 상기 제1 자성 패턴으로부터 수직 방향으로 이격된 제2 자성 패턴과, 상기 제1 자성 패턴과 상기 제2 자성 패턴과의 사이에 개재된 비자성 물질막과 상기 비자성 물질막 내에 분산된 복수의 자성 나노입자를 포함하는 하이브리드 스페이서를 포함한다.

Description

자기 소자 {Magnetic device}
본 발명의 기술적 사상은 자기 소자에 관한 것으로, 특히 수직 자기 이방성 (PMA: perpendicular magnetic anisotropy)을 가지는 자성층을 구비하는 자기 소자에 관한 것이다.
자기터널접합 (magnetic tunnel junction: MTJ)의 자기저항 특성을 이용하는 전자 소자에 대한 많은 연구가 이루어지고 있다. 특히, 고집적화된 MRAM (magnetic random access memory) 소자의 MTJ 셀이 미세화됨에 따라, MTJ 셀에 직접 전류를 인가하여 자화반전을 유도하여 STT(spin transfer torque)라는 물리 현상에 의해 정보를 저장하는 STT-MRAM(magnetoresistive random access memory) 이 주목을 받고 있다. 고집적화된 STT-MRAM에서는 동작 마진 확보를 위해 교환 자기장(exchange magnetic field: Hex)의 크기를 증가시킬 필요가 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 교환 자기장(Hex)의 크기가 증가되어 동작 마진을 확보할 수 있고 내열 특성이 우수하여 비교적 고열에서도 안정된 수직 자기 이방성을 유지할 수 있는 자기 소자를 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 자기 소자는 고정 패턴을 포함하는 고정층과, 자유층과, 상기 고정층과 상기 자유층과의 사이에 개재된 터널 배리어를 포함하고, 상기 고정 패턴은 제1 자성 패턴과, 상기 제1 자성 패턴으로부터 수직 방향으로 이격된 제2 자성 패턴과, 상기 제1 자성 패턴과 상기 제2 자성 패턴과의 사이에 개재된 비자성 물질막과 상기 비자성 물질막 내에 분산된 복수의 자성 나노입자를 포함하는 하이브리드 스페이서를 포함한다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 자기 소자는 고정층, 자유층, 및 상기 고정층과 상기 자유층과의 사이에 개재된 터널 배리어를 포함하고, 상기 고정층은 제1 고정 패턴, 상기 제1 고정 패턴과 상기 터널 배리어와의 사이에 개재된 제2 고정 패턴, 및 상기 제1 고정 패턴과 상기 제2 고정 패턴과의 사이에 개재된 교환 커플링 패턴을 포함하고, 상기 제2 고정 패턴은 상기 교환 커플링 패턴에 인접한 제1 자성 패턴과, 상기 터널 배리어에 인접한 제2 자성 패턴과, 상기 제1 자성 패턴과 상기 제2 자성 패턴과의 사이에 개재되고, 비자성 물질막과 상기 비자성 물질막 내에 분산된 복수의 자성 나노입자를 포함하는 하이브리드 스페이서를 포함한다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 자기 소자는 기판 상에 배치되고 수직 방향으로 이격된 제1 전극 및 제2 전극과, 상기 제1 전극과 상기 제2 전극과의 사이에 개재되고 상기 수직 방향으로 차례로 적층된 제1 고정 패턴, 교환 커플링 패턴, 제2 고정 패턴, 터널 배리어, 및 자유층을 포함하는 MTJ(magnetic tunnel junction) 구조를 포함하고, 상기 제2 고정 패턴은 상기 교환 커플링 패턴에 인접한 제1 자성 패턴과, 상기 터널 배리어에 인접한 제2 자성 패턴과, 상기 제1 자성 패턴과 상기 제2 자성 패턴과의 사이에 개재되고, 비자성 물질막과 상기 비자성 물질막 내에 분산된 복수의 자성 나노입자를 포함하는 하이브리드 스페이서를 포함한다.
본 발명의 기술적 사상에 의한 자기 소자는 MTJ 구조의 고정층에서 제1 자성 패턴과 제2 자성 패턴과의 사이에 교환 자기장의 크기를 증가시키기 위한 하이브리드 스페이서를 포함하고, 상기 하이브리드 스페이서는 비자성 물질막과 상기 비자성 물질막 내에 분산된 복수의 자성 나노입자를 포함한다. 따라서, 자기 소자의 MTJ 구조에서 교환 자기장의 크기가 증가되어 동작 마진이 향상될 수 있으며, 내열 특성이 우수하여 비교적 고열에서도 안정된 수직 자기 이방성을 유지할 수 있다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 자기 소자의 개략적인 구성을 도시한 도면이다.
도 2는 도 1에 예시한 자기 소자의 MTJ 구조를 보다 상세히 설명하기 위한 단면도이다.
도 3은 본 발명의 기술적 사상에 의한 실시예들에 따른 자기 소자에 포함된하이브리드 스페이서의 예시적인 구조를 설명하기 위한 단면도이다.
도 4는 본 발명의 기술적 사상에 의한 실시예들에 따른 자기 소자에 포함된하이브리드 스페이서의 다른 예시적인 구조를 설명하기 위한 단면도이다.
도 5는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 자기 소자를 설명하기 위한 단면도이다.
도 6은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 자기 소자를 설명하기 위한 단면도이다.
도 7은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 자기 소자를 설명하기 위한 단면도이다.
도 8은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 자기 소자를 설명하기 위한 단면도이다.
도 9는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 자기 소자를 설명하기 위한 단면도이다.
도 10a 내지 도 10j는 본 발명의 기술적 사상에 의한 실시예들에 따른 자기소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 자기 소자(100)의 개략적인 구성을 도시한 도면이다. 도 1에는 STT-MRAM으로 이루어지는 자기 소자(100)가 예시되어 있다.
자기 소자(100)는 메모리 셀(MC)을 포함할 수 있다. 메모리 셀(MC)은 수직 방향(Z 방향)으로 이격되어 있는 제1 전극(E1) 및 제2 전극(E2)과, 제1 전극(E1)과 제2 전극(E2)과의 사이에 개재된 MTJ(magnetic tunnel junction) 구조(140)와, MTJ 구조(140)에 연결된 셀 트랜지스터(CT)를 포함할 수 있다. 셀 트랜지스터(CT)의 게이트는 워드 라인 (WL)에 연결되고, 셀 트랜지스터(CT)의 한 전극은 MTJ 구조(140)를 통해 비트 라인(BL)에 연결되고, 셀 트랜지스터(CT)의 다른 전극은 소스 라인(SL)에 연결될 수 있다.
MTJ 구조(140)는 수직 방향(Z 방향)을 따라 순차적으로 배치된 고정층(fixed layer)(110), 터널 배리어(120), 및 자유층(free layer)(130)을 포함할 수 있다. 터널 배리어(120)는 고정층(110)과 자유층(130)과의 사이에 개재될 수 있다. 고정층(110)은 수직 방향(Z 방향)으로 자화 용이축(magnetization easy axis)을 가지고 자화 방향이 고정될 수 있다. 자유층(130)은 수직 방향(Z 방향)으로 자화 용이축을 가지고 자화 방향이 조건에 따라 가변적일 수 있다. 고정층(110) 및 자유층(130)의 배치는 도 1에 예시된 바에 한정되는 것은 아니며, 고정층(110) 및 자유층(130) 각각의 위치가 서로 바뀔 수도 있다.
MTJ 구조(140)의 저항 값은 자유층(130)의 자화 방향에 따라 달라질 수 있다. 자유층(130)에서의 자화 방향과 고정층(110)에서의 자화 방향이 평행(parallel)일 때, MTJ 구조(140)는 낮은 저항 값을 가지며 데이터 '0'을 저장할 수 있다. 자유층(130)에서의 자화 방향과 고정층(110)에서의 자화 방향이 반평행(antiparallel)일 때, MTJ 구조(140)는 높은 저항 값을 가지며, 데이터 '1'을 저장할 수 있다.
고정층(110)에 표시된 단방향 화살표는 고정층(110)이 고정 자화를 가지는 것을 의미하며, 자유층(130)에 표시된 양방향 화살표는 자유층(130)이 고정층(110)의 자화 방향에 대하여 평행하게 자화되거나 반평행하게 자화될 수 있다는 것을 의미한다. MTJ 구조(140)에서 스핀 토크를 갖는 터널링 전류의 방향을 제어함으로써 자유층(130)의 자화 방향이 변화될 수 있다.
도 1에 예시한 자기 소자(100)에서, STT-MRAM의 쓰기 동작을 위하여, 워드 라인(WL)에 로직 하이의 전압을 주어 셀 트랜지스터(CT)를 턴 온 시키고, 비트 라인(BL)과 소스 라인(SL) 사이에 쓰기 전류를 인가할 수 있다. 이때, 쓰기 전류의 방향에 따라 자유층(130)의 자화 방향이 결정될 수 있다. MTJ 구조(140)에서 자유층(130)의 자화 방향은 스핀 전달 토크(spin transfer torque)에 의해 변할 수 있다.
자기 소자(100)에서, STT-MRAM의 독출 동작을 위하여, 워드 라인(WL)에 로직 하이의 전압을 인가하여 셀 트랜지스터(CT)를 턴 온 시키고, 비트 라인(BL)으로부터 소스 라인(SL) 방향으로 독출 전류를 인가하여, MTJ 구조(140)에 저장된 데이터를 판별할 수 있다. 이때, 독출 전류의 세기는 쓰기 전류의 세기보다 매우 작기 때문에, 상기 독출 전류에 의해 자유층(130)의 자화 방향이 변하지 않을 수 있다.
도 2는 도 1에 예시한 자기 소자(100)의 MTJ 구조(140)를 보다 상세히 설명하기 위한 단면도이다.
도 2를 참조하면, 자기 소자(100)의 MTJ 구조(140)는 고정층(110)과, 자유층(130)과, 고정층(110)과 자유층(130)과의 사이에 개재된 터널 배리어(120)를 포함할 수 있다.
고정층(110)은 수직 방향(Z 방향)으로 차례로 적층된 제1 고정 패턴(110A), 교환 커플링 패턴(ECP), 및 제2 고정 패턴(110B)을 포함할 수 있다. 교환 커플링 패턴(ECP)은 제1 고정 패턴(110A)과 제2 고정 패턴(110B)과의 사이에 개재될 수 있다. 고정층(110)은 SAF(synthetic anti-ferromagnetic) 구조를 가질 수 있다.
교환 커플링 패턴(ECP)은 제1 고정 패턴(110A)의 자화 방향과 제2 고정 패턴(110B)의 자화 방향을 서로 반평행하게 결합시킬 수 있다. 예시적인 실시예들에서, 교환 커플링 패턴(ECP)은 RKKY 상호 작용(Ruderman-Kittel-Kasuya-Yosida interaction)에 의해 제1 고정 패턴(110A) 및 제2 고정 패턴(110B)을 서로 커플링할 수 있다. 이로써, 제1 고정 패턴(110A) 및 제2 고정 패턴(110B)의 자화 방향들에 의해 생성된 자장들이 서로 상쇄되어, 고정층(110)의 순 자장(net magnetic field)이 최소화될 수 있으며, 고정층(110)에 의해 생성된 자장이 자유층(130)에 주는 영향력을 최소화할 수 있다. 예시적인 실시예들에서, 교환 커플링 패턴(ECP)은 루테늄(Ru), 레늄(Re), 로듐(Rh), 텔루륨(Te), 이트륨(Y), 크롬(Cr), 이리듐 (Ir), 은(Ag), 구리(Cu), 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 교환 커플링 패턴(ECP)은 루테늄(Ru)으로 이루어질 수 있다.
제1 고정 패턴(110A) 및 제2 고정 패턴(110B) 중 제2 고정 패턴(110B)이 터널 배리어(120)에 더 인접하게 배치되고, 제2 고정 패턴(110B)의 자화 방향이 고정층(110)의 고정된 자화 방향에 해당할 수 있다. 즉, 제2 고정 패턴(110B)의 자화 방향이 자유층(130)의 자화 방향과 평행일 때, MTJ 구조(140)는 비교적 낮은 저항 값을 가질 수 있다. 제2 고정 패턴(110B)의 자화 방향이 자유층(130)의 자화 방향과 반평행일 때, MTJ 구조(140)는 비교적 높은 저항 값을 가질 수 있다.
제1 고정 패턴(110A) 및 제2 고정 패턴(110B)은 각각 강자성 물질을 포함하는 단일막 또는 다중막 구조를 가질 수 있다. 예시적인 실시예들에서, 제1 고정 패턴(110A) 및 제2 고정 패턴(110B)은 각각 Fe, Ni 또는 Co를 주성분으로 하는 합금을 포함할 수 있다. 예를 들면, 제1 고정 패턴(110A) 및 제2 고정 패턴(110B)은 각각 Co, Ir, Co/Pt, (Co/Pt)n, Co/Pr, (Co/Pr)n, CoIr, (Co/Ir)n, (CoFe/Pt)n, (CoFe/Pd)n, (Co/Pd)n, (Co/Ni)n, (CoNi/Pt)n, (CoCr/Pt)n 또는 (CoCr/Pd)n, 또는 이들의 조합(여기서, n은 적층 횟수)을 포함할 수 있으나, 제1 고정 패턴(110A) 및 제2 고정 패턴(110B) 각각의 구성 물질이 상기 예시한 바에 한정되는 것은 아니다.
예시적인 실시예들에서, 제1 고정 패턴(110A)은 수직 자성 물질 또는 수직 자성 구조체를 포함할 수 있다. 예를 들면, 제1 고정 패턴(110A)은 (Co/Pt)n L11 초격자 (n은 자연수)를 포함할 수 있다. 제1 고정 패턴(110A)이 상기 CoPt 합금을 포함하는 경우, 상기 CoPt 합금은 보론(B)으로 도핑될 수 있다.
제2 고정 패턴(110B)은 수직 방향(Z 방향)으로 차례로 적층된 제1 자성 패턴(112), 하이브리드 스페이서(114), 및 제2 자성 패턴(116)을 포함할 수 있다. 제1 자성 패턴(112)은 교환 커플링 패턴(ECP)에 인접하게 배치되고, 제2 자성 패턴(116)은 터널 배리어(120)에 인접하게 배치되고, 하이브리드 스페이서(114)는 제1 자성 패턴(112)과 제2 자성 패턴(116)과의 사이에 개재될 수 있다. 본 명세서에서, 제1 자성 패턴(112)은 교환 결합 강화 자성 패턴(exchange-coupling enhancement magnetic pattern)으로 칭해질 수 있다. 제2 자성 패턴(116) 은 분극 강화 자성 패턴(polarization enhancement magnetic pattern)으로 칭해질 수 있다.
제1 자성 패턴(112)은 교환 커플링 패턴(ECP)의 RKKY 상호 작용을 강화시키는 역할을 할 수 있다. 예시적인 실시예들에서, 제1 자성 패턴(112)은 교환 커플링 패턴(ECP)과 접할 수 있다. 제1 자성 패턴(112)은 하이브리드 스페이서(114) 및 제2 자성 패턴(116)을 사이에 두고 터널 배리어(120)로부터 이격될 수 있다.
예시적인 실시예들에서, 제1 자성 패턴(112)은 HCP(hexagonal close packed) 격자 구조 또는 FCC(face centered cubic) 격자 구조를 가질 수 있으나, 이에 한정되는 것은 아니다. 예를 들면, 제1 자성 패턴(112)은 코발트(Co)를 포함할 수 있으나, 이에 한정되는 것은 아니다.
제2 자성 패턴(116)은 터널 배리어(120)과 접할 수 있다. 제2 자성 패턴(116)은 터널 배리어(120)와 제2 자성 패턴(116)과의 계면에 계면 수직 자성 이방성을 유도하는 역할을 할 수 있다. 제2 자성 패턴(116)과 하이브리드 스페이서(114)간의 계면 수직 자기 이방성의 정도는 제1 자성 패턴(112)과 하이브리드 스페이서(114)간의 계면 수직 자기 이방성의 정도보다 더 클 수 있다. 예시적인 실시예들에서, 제2 자성 패턴(116)은 BCC(body centered cubic) 격자 구조를 가질 수 있으나, 이에 한정되는 것은 아니다. 제2 자성 패턴(116)은 터널 배리어(120)과 접촉되어 높은 자기 저항비를 획득할 수 있는 자성 물질을 포함할 수 있다. 예를 들면, 제2 자성 패턴(116)은 Co, Fe, 및 Ni 중에서 선택되는 적어도 하나의 원소와, B, Si, Zr, Hf, Be, Al, C, Mo, Ta, 및 Cu 중에서 선택되는 하나의 원소를 포함할 수 있다. 예를 들면, 제2 자성 패턴(116)은 코발트-철-보론(CoFeB)을 포함할 수 있으나, 이에 한정되는 것은 아니다.
하이브리드 스페이서(114)는 비자성 물질막(114M)과 비자성 물질막(114M) 내에 분산된 복수의 자성 나노입자(114D)를 포함할 수 있다. 본 명세서에서, 나노입자는 직경이 약 0.001 nm 내지 약 2 nm인 입자를 의미한다.
비자성 물질막(114M)은 하이브리드 스페이서(114)와 제2 자성 패턴(116)과의 사이의 계면에 계면 수직 자기 이방성(interfacial perpendicular magnetic isotropic anisotropy: i-PMA)을 유도하는 역할을 할 수 있다. 복수의 자성 나노입자(114D)는 제1 자성 패턴(112)과 제2 자성 패턴(116)과의 사이에서 하이브리드 스페이서(114)를 경유하는 국부적인 자성 경로를 제공하는 역할을 할 수 있다.
하이브리드 스페이서(114)에 포함된 비자성 물질막(114M)은 비자성 원소, 비자성 화합물, 또는 비자성 합금을 포함할 수 있다. 예를 들면, 비자성 물질막(114M)은 W, Mo, Ta, Pt, Ir, Al, Hf, Cr, Ru, Nb, Zr, V, Pd, C, B, O, N, 또는 이들의 조합을 포함할 수 있다.
하이브리드 스페이서(114)에 포함된 복수의 자성 나노입자(114D)는 비자성 물질막(114M) 내에 도핑된 상태로 존재할 수 있다. 하이브리드 스페이서(114)에서 복수의 자성 나노입자(114D)는 비자성 물질막(114M) 내에 약 1 원자% 이상 약 50 원자% 미만의 농도로 도핑될 수 있다. 예를 들면, 하이브리드 스페이서(114)에서 복수의 자성 나노입자(114D)는 비자성 물질막(114M) 내에 약 5 원자% 내지 약 30 원자%의 농도로 도핑될 수 있다. 예시적인 실시예들에서, 하이브리드 스페이서(114) 내에서 복수의 자성 나노입자(114D)의 함량은 하이브리드 스페이서(114)가 상온에서 비자성인 특성을 가질 수 있도록 조절될 수 있다. 본 명세서에서 사용되는 용어 "상온"은 약 20 ∼ 28 ℃이며, 계절에 따라 다를 수 있다.
예시적인 실시예들에서, 복수의 자성 나노입자(114D)는 단일 종류의 자성 원소들(elements)로 이루어질 수 있다. 다른 예시적인 실시예들에서, 복수의 자성 나노입자(114D)는 서로 다른 적어도 2 종류의 자성 원소들로 이루어질 수 있다. 예를 들면, 복수의 자성 나노입자(114D)는 Co, Fe, Ni, Gd, Sm, Nd, Pr, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 하이브리드 스페이서(114)에서, 비자성 물질막(114M)은 Mo 막, W 막, 또는 이들의 조합을 포함하고, 복수의 자성 나노입자(114D)는 Co 원소, Fe 원소, 또는 이들의 조합을 포함할 수 있으나, 본 발명의 기술적 사상이 상기 예시한 바에 한정되는 것은 아니다.
제1 자성 패턴(112), 하이브리드 스페이서(114), 및 제2 자성 패턴(116) 각각의 두께는 교환 자기장(Hex)을 증대시킬 수 있는 적절한 두께로 형성될 수 있다. 교환 자기장이 증가하면 자기 소자(100)의 리드/라이트(read/write) 시의 전류 범위가 넓어지고, 그에 따라 리드/라이트의 마진을 증가시킬 수 있어 자기 소자(100)의 효율을 향상시킬 수 있다. 예시적인 실시예들에서, 하이브리드 스페이서(114)의 두께에 따라 교환 자기장 크기를 조절할 수 있다. 따라서, 하이브리드 스페이서(114)의 두께를 최적화하여 교환 자기장의 크기를 증대시킬 수 있다.
예를 들면, 하이브리드 스페이서(114)의 두께(즉, Z 방향 크기)는 약 0.5 Å 내지 약 20 Å (약 0.01 nm 내지 약 2 nm)일 수 있으나, 이에 한정되는 것은 아니다. 제1 자성 패턴(112) 및 제2 자성 패턴(116)은 각각 약 1 Å 내지 약 30 Å의 두께(즉, Z 방향 크기)를 가질 수 있으나, 이에 한정되는 것은 아니다.
예시적인 실시예들에서, 하이브리드 스페이서(114)에 포함된 비자성 물질막(114M)을 구성하는 물질과, 복수의 자성 나노입자(114D)를 구성하는 물질과, 하이브리드 스페이서(114)의 두께를 적절히 선택함으로써 약 1,000 Oe 내지 약 15,000 Oe의 비교적 높은 교환 자기장을 얻을 수 있다.
도 3 및 도 4는 각각 하이브리드 스페이서(114)의 예시적인 구조를 설명하기 위한 도면으로서, 도 2의 "2X"로 표시한 영역을 확대하여 보다 상세하게 도시한 단면도이다.
예시적인 실시예들에서, 하이브리드 스페이서(114)는 도 3에 예시한 바와 같이, 비자성 물질막(114M)과, 비자성 물질막(114M) 내에 불규칙한 배열로 분산되어 있는 복수의 자성 나노입자(114D)를 포함할 수 있다. 예시적인 실시예들에서, 하이브리드 스페이서(114)의 단위 체적당 복수의 자성 나노입자(114D)의 밀도는 하이브리드 스페이서(114)의 위치에 따라 일정할 수 있다. 예를 들면, 비자성 물질막(114M) 내에서 복수의 자성 나노입자(114D)는 하이브리드 스페이서(114)의 두께 방향, 즉 수직 방향(Z 방향)을 따라 일정한 밀도로 분산되어 있을 수 있다.
다른 예시적인 실시예들에서, 하이브리드 스페이서(114)는 도 4에 예시한 바와 같이, 비자성 물질막(114M)과, 비자성 물질막(114M) 내에 불규칙한 배열로 분산되어 있는 복수의 자성 나노입자(114D)를 포함하고, 복수의 자성 나노입자(114D) 중 적어도 일부의 자성 나노입자(114D)는 서로 응집하여 이들의 응집체로 이루어지는 적어도 하나의 자성 나노클러스터(114C)를 형성할 수 있다. 자성 나노클러스터(114C)는 비자성 물질막(114M) 내에서 제1 자성 패턴(112)과 제2 자성 패턴(116)과의 사이에 국부적인 자성 경로를 제공할 수 있다.
다시 도 2를 참조하면, 하이브리드 스페이서(114)의 저면은 제1 자성 패턴(112)의 상면에 접하고, 하이브리드 스페이서(114)의 상면은 제2 자성 패턴(116)의 저면에 접할 수 있다.
하이브리드 스페이서(114)는 비자성 물질막(114M)과, 비자성 물질막(114M) 내에 분산되어 있는 복수의 자성 나노입자(114D)를 포함하므로, 비자성 물질막(114M)에 의해 MTJ 구조(140)의 수직 자기 이방성을 향상시킬 수 있고, 복수의 자성 나노입자(114D)에 의해 제1 자성 패턴(112)과 제2 자성 패턴(116)과의 사이에 자성 경로가 제공되어 교환 자기장의 크기를 증가시켜 동작 마진을 확보하는 데 기여할 수 있다.
일반적으로, MTJ 구조(140)의 자기 저항비를 향상시키기 위하여, MTJ 구조(140)가 고온의 열처리 공정을 거치게 될 수 있다. 만일, 하이브리드 스페이서(114)가 생략되거나 하이브리드 스페이서(114) 대신 비자성 물질 만으로 이루어지는 비자성 스페이서를 채용하는 경우에는, 상기 고온의 열처리 공정에 의하여 제2 고정 패턴(110B)의 수직 자기 이방성이 열화될 수 있다. 본 발명의 기술적 사상에 의한 실시예들에 따르면, 자기 소자(100)의 제2 고정 패턴(110B)은 하이브리드 스페이서(114)를 포함하고, 하이브리드 스페이서(114)는 비자성 물질막(114M)과, 비자성 물질막(114M) 내에 분산되어 있는 복수의 자성 나노입자(114D)를 포함한다. 따라서, 자기 소자(100)에서는 교환 자기장의 크기가 증가되어 동작 마진이 향상될 수 있으며, 내열 특성이 우수하여 비교적 고열에서도 안정된 수직 자기 이방성을 유지할 수 있다. 또한, 하이브리드 스페이서(114)는 상기 고온 열처리 공정 시에 제1 고정 패턴(110A)을 구성하는 원소들이 제2 자성 패턴(116)을 향하여 확산되는 것을 방지하는 확산 배리어 역할을 할 수 있다. 따라서, MTJ 구조(140)의 신뢰성 유지하는 데 기여할 수 있다.
예시적인 실시예들에서, MTJ 구조(140)에서 제2 자성 패턴(116)과 하이브리드 스페이서(114)간의 계면 수직 자기 이방성의 정도는 제1 자성 패턴(112)과 하이브리드 스페이서(114)간의 계면 수직 자기 이방성의 정도 보다 클 수 있다.
예시적인 실시예들에서, 하이브리드 스페이서(114) 및 제2 자성 패턴(116) 중 적어도 하나는 제1 고정 패턴(110A)과 다른 격자 구조를 가질 수 있다. 예시적인 실시예들에서, 제1 고정 패턴(110A), 교환 커플링 패턴(ECP), 및 제1 자성 패턴(112)은 동일한 격자 구조를 가질 수 있다. 예를 들면, 제1 고정 패턴(110A), 교환 커플링 패턴(ECP), 및 상기 제1 자성 패턴(112)은 HCP 구조를 가질 수 있으나, 이에 한정되는 것은 아니다.
도 1 및 도 2를 참조하면, 터널 배리어(120)는 Mg, Ti, Al, MgZn, 및 MgB 중에서 선택되는 어느 하나의 물질의 산화물, Ti 질화물, V 질화물, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 터널 배리어(120)는 산화마그네슘(MgO), 산화알루미늄(AlO), 산화마그네슘알루미늄(MgAlO), 또는 이들의 조합으로 이루어질 수 있다. 터널 배리어(120)는 FCC 격자 구조를 가질 수 있다. 터널 배리어(120)는 약 5 Å 내지 약 15 Å의 두께를 가질 수 있으나, 이에 한정되는 것은 아니다.
자유층(130)은, 터널 배리어(120)와 접할 수 있다. 자유층(130)은 터널 배리어(120)와 자유층(130) 간의 계면에 계면 수직 자기 이방성을 유도할 수 있는 자성 물질을 포함할 수 있다. 예시적인 실시예들에서, 자유층(130)은 Fe 층, CoFeB 층, CoFeNiB 층, 또는 이들의 조합을 포함할 수 있다.
도 2에 예시한 바와 같이, 제1 전극(E1)과 제1 고정 패턴(110A)과의 사이에 시드 패턴(seed pattern)(150)이 개재될 수 있다. 시드 패턴(150)은 제1 전극(E1)의 상면에 접하고 제1 고정 패턴(110A)의 저면에 접할 수 있다. 예시적인 실시예들에서, 시드 패턴(150)은 제1 고정 패턴(110A)의 격자 구조와 동일한 격자 구조를 갖는 도전 물질로 이루어질 수 있다. 예를 들면, 시드 패턴(150)은 HCP 격자 구조를 가질 수 있다. 예를 들면, 시드 패턴(150)은 Ru, Pt, 또는 Pd를 포함할 수 있다.
제1 자성 패턴(112), 하이브리드 스페이서(114), 및 제2 자성 패턴(116)을 포함하는 제2 고정 패턴(110B)은 교환 커플링 패턴(ECP)과 터널 배리어(120)와의 사이에 개재될 수 있다. 제2 고정 패턴(110B)에서, 하이브리드 스페이서(114)의 저면은 제1 자성 패턴(112)의 상면에 접하고, 하이브리드 스페이서(114)의 상면은 제2 자성 패턴(116)의 저면에 접할 수 있다.
도 2에 예시한 바와 같이, 자유층(130)과 제2 전극(E2)과의 사이에 캡핑 패턴(160)이 개재될 수 있다. 캡핑 패턴(160)은 자유층(130)의 상면과 접할 수 있다. 자유층(130)과 캡핑 패턴(160)간의 계면에 계면 수직 자기 이방성이 유도될 수 있다.
캡핑 패턴(160)은 Ta, Al, Cu, Au, Ti, TaN, TiN, 또는 이들의 조합을 포함할 수 있다. 예시적인 실시예들에서, 캡핑 패턴(160)은 생략 가능하다.
제2 전극(E2)은 캡핑 패턴(160)의 상면을 덮을 수 있다. 제1 전극(E1) 및 제2 전극(E2)은 각각 금속, 도전성 금속 질화물, 도핑된 폴리실리콘, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 제1 전극(E1) 및 제2 전극(E2)은 각각 Ta, Ru, Ti, Pt, W, TiN, TaN, Al, Co, Ni, Cu, 도핑된 폴리실리콘, 또는 이들의 조합을 포함할 수 있다.
도 1 내지 도 4를 참조하여 설명한 자기 소자(100)에 의하면, 교환 커플링 패턴(ECP)과 터널 배리어(120)와의 사이에 제2 고정 패턴(110B)을 포함하고, 제2 고정 패턴(110B)은 제1 자성 패턴(112), 제2 자성 패턴(116), 및 제1 자성 패턴(112)과 제2 자성 패턴(116)과의 사이에 개재된 하이브리드 스페이서(114)를 포함한다. 하이브리드 스페이서(114)는 비자성 물질막(114M)과, 비자성 물질막(114M) 내에 분산되어 있는 복수의 자성 나노입자(114D)를 포함하므로, 비자성 물질막(114M)에 의해 MTJ 구조(140)의 수직 자기 이방성을 향상시키면서 복수의 자성 나노입자(114D)에 의해 제1 자성 패턴(112)과 제2 자성 패턴(116)과의 사이에 자성 경로를 제공할 수 있다. 따라서, MTJ 구조(140)에서 수직 자기 이방성이 향상될 수 있으며, 교환 자기장의 크기를 증가시켜 동작 마진을 향상시킬 수 있다.
도 5는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 자기 소자(200)를 설명하기 위한 단면도이다. 도 5에서, 도 1 및 도 2에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 5를 참조하면, 자기 소자(200)는 도 1 및 도 2을 참조하여 설명한 자기 소자(100)와 대체로 동일한 구성을 가진다. 단, 자기 소자(200)는 MTJ 구조(240)를 포함한다. MTJ 구조(240)는 도 2에 예시한 MTJ 구조(140)에 대하여 설명한 바와 대체로 동일한 구성을 가진다. 단, MTJ 구조(240)에서의 고정층(110) 및 자유층(130) 각각의 위치는 도 2에 예시한 MTJ 구조(140)에서와 반대이다.
자기 소자(200)의 MTJ 구조(240)에서, 자유층(130)의 저면은 시드 패턴(150)에 접하고, 자유층(130)의 상면은 터널 배리어(120)에 접할 수 있다. 고정층(110) 중 제1 자성 패턴(112), 하이브리드 스페이서(114), 및 제2 자성 패턴(116)을 포함하는 제2 고정 패턴(110B)은 제1 고정 패턴(110A)보다 수직 방향(Z 방향) 하부에 배치될 수 있다. 제2 고정 패턴(110B)에서 터널 배리어(120)의 상면으로부터 제2 자성 패턴(116), 하이브리드 스페이서(114), 및 제1 자성 패턴(112)이 수직 방향(Z 방향) 상측으로 차례로 적층될 수 있다. 제1 고정 패턴(110A)은 교환 커플링 패턴(ECP)과 캡핑 패턴(160)과의 사이에 배치될 수 있다.
도 6은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 자기 소자(300)를 설명하기 위한 단면도이다. 도 6에서, 도 1 및 도 2에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 6을 참조하면, 자기 소자(300)는 도 1 및 도 2을 참조하여 설명한 자기 소자(100)와 대체로 동일한 구성을 가진다. 단, 자기 소자(300)는 MTJ 구조(340)를 포함한다. MTJ 구조(340)는 도 2에 예시한 MTJ 구조(140)에 대하여 설명한 바와 대체로 동일한 구성을 가진다. 단, MTJ 구조(340)는 하이브리드 스페이서(114)와 제1 자성 패턴(112)과의 사이에 개재된 강화 하이브리드 스페이서(312)를 더 포함한다.
예시적인 실시예들에서, 강화 하이브리드 스페이서(312)는 W, Mo, Ta, Pt, Ir, Al, Hf, Cr, Ru, Nb, Zr, V, Pd, C, B, O, N, 또는 이들의 조합을 포함하는 강화 비자성 물질막으로 이루어질 수 있다. 강화 하이브리드 스페이서(312)는 자성 원소를 포함하지 않을 수 있다.
다른 예시적인 실시예들에서, 강화 하이브리드 스페이서(312)는 W, Mo, Ta, Pt, Ir, Al, Hf, Cr, Ru, Nb, Zr, V, Pd, C, B, O, N, 또는 이들의 조합을 포함하는 강화 비자성 물질막과, 상기 강화 비자성 물질막 내에 분산된 복수의 강화 자성 나노입자로 이루어질 수 있다. 상기 복수의 강화 자성 나노입자는 Co, Fe, Ni, Gd, Sm, Nd, Pr, 또는 이들의 조합을 포함할 수 있다. 강화 하이브리드 스페이서(312)에 상기 복수의 강화 자성 나노입자가 포함되는 경우, 상기 복수의 강화 자성 나노입자는 상기 강화 비자성 물질막 내에 약 1 원자% 이상 약 50 원자% 미만의 농도로 도핑될 수 있다. 강화 하이브리드 스페이서(312)에 포함된 상기 복수의 강화 자성 나노입자와 하이브리드 스페이서(114)에 포함된 복수의 자성 나노입자(114D)는 서로 동일한 원소로 이루어질 수도 있고 서로 다른 원소로 이루어질 수도 있다. 강화 하이브리드 스페이서(312)에 포함된 상기 강화 자성 나노입자의 농도와 하이브리드 스페이서(114)에 포함된 복수의 자성 나노입자(114D)의 농도는 서로 동일할 수도 있고 서로 다를 수도 있다. 일 예에서, 강화 하이브리드 스페이서(312)에 포함된 상기 복수의 강화 자성 나노입자의 농도는 하이브리드 스페이서(114)에 포함된 복수의 자성 나노입자(114D)의 농도보다 더 작을 수 있다. 다른 예에서, 강화 하이브리드 스페이서(312)에 포함된 상기 강화 자성 나노입자의 농도는 하이브리드 스페이서(114)에 포함된 복수의 자성 나노입자(114D)의 농도보다 더 클 수 있다.
강화 하이브리드 스페이서(312)는 하이브리드 스페이서(114)의 기능을 강화하는 역할을 할 수 있다. MTJ 구조(340)에서 하이브리드 스페이서(114)와 제1 자성 패턴(112)과의 사이에 강화 하이브리드 스페이서(312)가 개재 됨으로써, MTJ 구조(340)의 수직 자기 이방성이 더욱 향상되거나 교환 자기장의 크기가 더욱 커질 수 있다. 특히, 강화 하이브리드 스페이서(312)가 상기 강화 비자성 물질막과 상기 강화 비자성 물질막 내에 분산된 상기 복수의 강화 자성 나노입자를 포함하는 경우, 제1 자성 패턴(112)과 제2 자성 패턴(116)과의 사이에 자성 경로를 제공하는 하이브리드 스페이서(114)의 기능을 강화함으로써 교환 자기장의 크기를 더욱 증가시킬 수 있다.
도 7은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 자기 소자(400)를 설명하기 위한 단면도이다. 도 7에서, 도 1 및 도 2에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 7을 참조하면, 자기 소자(400)는 도 1 및 도 2을 참조하여 설명한 자기 소자(100)와 대체로 동일한 구성을 가진다. 단, 자기 소자(400)는 MTJ 구조(440)를 포함한다. MTJ 구조(440)는 도 2에 예시한 MTJ 구조(140)에 대하여 설명한 바와 대체로 동일한 구성을 가진다. 단, MTJ 구조(440)는 하이브리드 스페이서(114)와 제2 자성 패턴(116)과의 사이에 개재된 강화 하이브리드 스페이서(414)를 더 포함한다. 강화 하이브리드 스페이서(414)에 대한 상세한 구성 및 효과는 도 6을 참조하여 강화 하이브리드 스페이서(312)에 대하여 설명한 바와 대체로 동일하다.
도 8은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 자기 소자(500)를 설명하기 위한 단면도이다. 도 8에서, 도 1 및 도 2에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 8을 참조하면, 자기 소자(500)는 도 1 및 도 2을 참조하여 설명한 자기 소자(100)와 대체로 동일한 구성을 가진다. 단, 자기 소자(500)는 MTJ 구조(640)를 포함한다. MTJ 구조(640)는 도 2에 예시한 MTJ 구조(140)에 대하여 설명한 바와 대체로 동일한 구성을 가진다. 단, MTJ 구조(540)는 하이브리드 스페이서(114)와 제1 자성 패턴(112)과의 사이에 개재된 제1 강화 하이브리드 스페이서(512)와, 하이브리드 스페이서(114)와 제2 자성 패턴(116)과의 사이에 개재된 제2 강화 하이브리드 스페이서(514)를 더 포함한다. 제1 강화 하이브리드 스페이서(512) 및 제2 강화 하이브리드 스페이서(514) 각각에 대한 상세한 구성 및 효과는 도 6을 참조하여 강화 하이브리드 스페이서(312)에 대하여 설명한 바와 대체로 동일하다.
예시적인 실시예들에서, 제1 강화 하이브리드 스페이서(512) 및 제2 강화 하이브리드 스페이서(514) 중 하나는 자성 원소를 포함하지 않고 도 6을 참조하여 설명한 바와 같은 구성을 가지는 강화 비자성 물질막으로만 이루어질 수 있다. 제1 강화 하이브리드 스페이서(512) 및 제2 강화 하이브리드 스페이서(514) 중 다른 하나는 상기 강화 비자성 물질막과, 상기 강화 비자성 물질막 내에 분산된 복수의 강화 자성 나노입자로 이루어질 수 있다. 상기 복수의 강화 자성 나노입자에 대한 상세한 설명은 도 6을 참조하여 설명한 바와 같다.
도 2 내지 도 8에는 고정층(110)이 제1 고정 패턴(110A) 및 제2 고정 패턴(110B)을 포함하는 구성을 예시하였으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들면, 고정층(110)은 제2 고정 패턴(110B)을 포함하는 적어도 3 개의 고정 패턴을 포함할 수 있으며, 상기 적어도 3 개의 고정 패턴 중 제2 고정 패턴(110B)이 터널 배리어(120)에 가장 인접하게 배치될 수 있다. 상기 적어도 3 개의 고정 패턴은 각각 강자성 물질을 포함하는 단일막 또는 다중막 구조를 가질 수 있다. 예시적인 실시예들에서, 상기 적어도 3 개의 고정 패턴은 각각 Fe, Ni 또는 Co를 주성분으로 하는 합금을 포함할 수 있다. 예를 들면, 상기 적어도 3 개의 고정 패턴은 각각 Co, Ir, Co/Pt, (Co/Pt)n, Co/Pr, (Co/Pr)n, CoIr, (Co/Ir)n, (CoFe/Pt)n, (CoFe/Pd)n, (Co/Pd)n, (Co/Ni)n, (CoNi/Pt)n, (CoCr/Pt)n, (CoCr/Pd)n, 또는 이들의 조합(여기서, n은 적층 횟수)을 포함할 수 있으나, 상기 적어도 3 개의 고정 패턴 각각의 구성 물질이 상기 예시한 바에 한정되는 것은 아니다.
도 9는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 자기 소자(600)를 설명하기 위한 단면도이다. 도 9에서, 도 1 및 도 2에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 9를 참조하면, 자기 소자(600)는 소자분리막(604)에 의해 정의된 활성 영역(AC)을 포함하는 기판(602)과, 기판(602)의 활성 영역(AC) 상에 형성된 복수의 트랜지스터(610)를 포함한다.
기판(602)은 반도체 웨이퍼로 이루어질 수 있다. 기판(602)은 Si, Ge과 같은 반도체 원소, 또는 SiC, GaAs, InAs, 및 InP와 같은 화합물 반도체를 포함할 수 있다. 다른 예시적인 실시예들에서, 기판(602)은 SOI(silicon on insulator) 구조를 가질 수 있다. 기판(602)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다. 소자분리막(604)은 STI(shallow trench isolation) 구조를 가질 수 있다.
트랜지스터(610)는 게이트 절연막(612), 게이트 전극(614), 소스 영역(616), 및 드레인 영역(618)을 포함할 수 있다. 게이트 전극(614)의 상면은 절연 캡핑 패턴(620)으로 덮이고, 양 측벽은 절연 스페이서(622)로 덮일 수 있다.
기판(602) 상에는 복수의 트랜지스터(610)를 덮는 제1 층간절연막(630)이 배치되고, 제1 층간절연막(630) 상에는 소스 라인(636) 및 복수의 도전 패턴(638)이 배치될 수 있다. 소스 라인(636)은 제1 층간절연막(630)을 관통하는 제1 콘택 플러그(632)를 통해 트랜지스터(610)의 소스 영역(616)에 연결될 수 있다. 복수의 도전 패턴(638)은 각각 제1 층간절연막(630)을 관통하는 제2 콘택 플러그(634)를 통해 트랜지스터(610)의 드레인 영역(618)에 연결될 수 있다. 제1 콘택 플러그(632) 및 제2 콘택 플러그(634)는 각각 금속, 도전성 금속 질화물, 불순물이 도핑된 폴리실리콘, 또는 이들의 조합을 포함할 수 있다. 소스 라인(636) 및 복수의 도전 패턴(638)은 각각 금속, 도전성 금속 질화물, 또는 이들의 조합으로 이루어질 수 있다.
소스 라인(636) 및 복수의 도전 패턴(638)은 제2 층간절연막(644)으로 덮일 수 있다. 복수의 도전 패턴(638) 상에는 제2 층간절연막(644)을 관통하는 복수의 하부 전극 콘택 플러그(642)가 배치될 수 있다. 복수의 하부 전극 콘택 플러그(642)는 각각 금속, 도전성 금속 질화물, 불순물이 도핑된 폴리실리콘, 또는 이들의 조합을 포함할 수 있다.
복수의 하부 전극 콘택 플러그(642)의 각각의 상면 위에는 하부 전극(652), MTJ 구조(640), 및 도전성 마스크 패턴(672)이 수직 방향(Z 방향)으로 차례로 적층될 수 있다. 하부 전극(652)은 금속, 도전성 금속 질화물, 도핑된 폴리실리콘, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 하부 전극(652)은 TiN으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. MTJ 구조(640)는 도 2를 참조하여 MTJ 구조(140)에 대하여 설명한 바와 같은 구조를 가질 수 있다. 도전성 마스크 패턴(672)은 금속 또는 도전성 금속 질화물로 이루어질 수 있다. 예시적인 실시예들에서, 복수의 도전성 마스크 패턴(672)은 Ru, W, TiN, TaN, Ti, Ta, 또는 금속성 유리 합금 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 예를 들면, 도전성 마스크 패턴(672)은 Ru/TiN 또는 TiN/W의 이중층 구조를 가질 수 있다.
제2 층간절연막(644) 상에는 하부 전극(652), MTJ 구조(640), 및 도전성 마스크 패턴(672)을 덮는 제3 층간절연막(680)이 형성될 수 있다. 제1 층간절연막(630), 제2 층간절연막(644), 및 제3 층간절연막(680)은 각각 실리콘 산화막, 실리콘 질화막, 또는 이들의 조합을 포함할 수 있다.
제3 층간절연막(680) 상에는 비트 라인(690)이 배치될 수 있다. 복수의 MTJ 구조(640)에 연결된 복수의 도전성 마스크 패턴(672)은 제3 층간절연막(680)의 일부를 관통하는 복수의 비트 라인 콘택 플러그(682)를 통해 비트 라인(690)에 연결될 수 있다. 복수의 비트 라인 콘택 플러그(682) 및 비트 라인(690)은 각각 금속, 도전성 금속 질화물, 또는 이들의 조합으로 이루어질 수 있다.
도 9에는 자기 소자(600)가 도 2에 예시한 MTJ 구조(140)에 대하여 설명한 바와 같은 구조를 가지는 MTJ 구조(540)를 포함하는 경우를 예로 들어 설명하였으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들면, 자기 소자(600)는 도 5 내지 도 8을 참조하여 설명한 MTJ 구조(240, 340, 440, 540) 및 이들로부터 본 발명의 기술적 사상의 범위 내에서 다양하게 변형 및 변경된 다양한 MTJ 구조들 중에서 선택된 MTJ 구조를 가질 수도 있다.
도 10a 내지 도 10j는 본 발명의 기술적 사상에 의한 실시예들에 따른 자기소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 본 예에서는 도 9에 예시한 자기 소자(600)의 제조 공정에 대하여 설명한다. 도 10a 내지 도 10j에 있어서, 도 1 및 도 2에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명은 생략한다.
도 10a를 참조하면, 기판(602)상에 소자분리막(604)을 형성하여 활성 영역(AC)을 정의하고, 활성 영역(AC)에 트랜지스터(610)를 형성한다.
기판(602) 상에 트랜지스터(610)를 덮는 평탄화된 제1 층간절연막(630)을 형성하고, 제1 층간절연막(630)을 관통하여 소스 영역(616)에 전기적으로 연결되는 제1 콘택 플러그(632)와, 드레인 영역(618)에 전기적으로 연결되는 제2 콘택 플러그(634)를 형성할 수 있다. 제1 층간절연막(630) 위에 도전층을 형성한 후, 상기 도전층을 패터닝하여 소스 라인(636) 및 복수의 도전 패턴(638)을 형성한다.
그 후, 제1 층간절연막(630) 위에서 소스 라인(636) 및 도전 패턴(638)을 덮는 제2 층간절연막(644)을 형성한다. 그 후, 포토리소그래피 공정을 이용하여 제2 층간절연막(644)을 일부 제거하여 복수의 도전 패턴(638)의 상면을 노출시키는 복수의 하부 전극 콘택홀(640H)을 형성한다. 복수의 하부 전극 콘택홀(640H) 내에 도전 물질을 채우고, 제2 층간절연막(644)의 상부 면이 노출되도록 상기 도전 물질을 연마하여, 복수의 하부 전극 콘택 플러그(642)를 형성한다.
도 10b를 참조하면, 제2 층간절연막(644) 및 복수의 하부 전극 콘택 플러그(642) 위에 하부 전극층(P652)을 형성한다.
예시적인 실시예들에서, 하부 전극층(P652)을 형성하기 위하여, CVD(chemical vapor deposition), PVD(physical vapor deposition), ALD(atomic layer deposition), 또는 반응성 PLD(reactive pulsed laser deposition) 공정을 이용할 수 있다. 하부 전극층(P652)에 대한 보다 상세한 사항은 도 2를 참조하여 제1 전극(E1)에 대하여 설명한 바와 같다.
도 10c를 참조하면, 하부 전극층(P652) 위에 시드층(P150)을 형성한다. 시드층(P150)은 Ru, Pt, 또는 Pd를 포함할 수 있다. 시드층(P150)은 CVD, PVD, ALD, 또는 반응성 PLD 공정에 의해 형성될 수 있다. 예시적인 실시예들에서, 시드층(P150)은 스퍼터링(sputtering) 공정에 의해 형성될 수 있다.
도 10d를 참조하면, 시드층(P150) 위에 제1 고정층(P110A), 교환 커플링층(PECP), 및 제1 자성층(P112)을 차례로 형성한다. 제1 고정층(P110A), 교환 커플링층(PECP), 및 제1 자성층(P112)의 구성 물질은 도 2를 참조하여 제1 고정 패턴(110A), 교환 커플링 패턴(ECP), 및 제1 자성 패턴(112)에 대하여 설명한 바를 참조한다. 제1 고정층(P110A), 교환 커플링층(PECP), 및 제1 자성층(P112)은 각각 MBE(molecular beam epitaxy) 또는 MOCVD(metal organic chemical vapor deposition) 공정에 의해 형성될 수 있다.
도 10e를 참조하면, 제1 자성층(P112) 위에 하이브리드 스페이서층(P114)을 형성한다. 하이브리드 스페이서층(P114)은 비자성 물질막(114M)과, 비자성 물질막(114M) 내에 분산되어 있는 복수의 자성 나노입자(114D)를 포함하도록 형성될 수 있다. 하이브리드 스페이서층(P114)을 형성하기 위하여 스퍼터링 공정을 이용할 수 있다.
예시적인 실시예들에서, 하이브리드 스페이서층(P114)을 형성하기 위하여 비자성 물질막(114M)를 구성하는 데 필요한 원소들과 복수의 자성 나노입자(114D)를 구성하는 데 필요한 원소들을 함께 포함하는 알로이 타겟(alloy target)을 이용할 수 있다. 상기 알로이 타겟에서 복수의 자성 나노입자(114D)를 구성하는 데 필요한 원소들의 함량비(원자%)는 최종적으로 형성하고자 하는 하이브리드 스페이서(114)(도 10j 참조) 내에 포함되는 복수의 자성 나노입자(114D)의 농도를 고려하여 결정될 수 있다.
다른 예시적인 실시예들에서, 하이브리드 스페이서층(P114)을 형성하기 위하여 비자성 물질막(114M)를 구성하는 데 필요한 원소들을 포함하는 적어도 하나의 타겟과, 복수의 자성 나노입자(114D)를 구성하는 데 필요한 원소들을 포함하는 적어도 하나의 타겟으로 이루어지는 복수의 타겟을 이용하는 코-스퍼터링(co-sputtering) 공정을 수행할 수 있다.
도 10f를 참조하면, 하이브리드 스페이서층(P114) 위에 제2 자성층(P116), 터널 배리어층(P120), 예비 자유층(P130), 및 캡핑층(P160)을 형성한다. 제2 자성층(P116), 터널 배리어층(P120), 예비 자유층(P130), 및 캡핑층(P160) 각각의 구성 물질은 도 2를 참조하여 제2 자성 패턴(116), 터널 배리어(120), 자유층(130), 및 캡핑 패턴(160)에 대하여 설명한 바를 참조한다.
도 10g를 참조하면, 캡핑층(P160) 위에 복수의 도전성 마스크 패턴(672)을 형성한다. 복수의 도전성 마스크 패턴(672)은 하부 전극 콘택 플러그(642)와 동일 축 상에 위치하도록 형성될 수 있다.
도 10h를 참조하면, 복수의 도전성 마스크 패턴(672)을 식각 마스크로 이용하여 도 10g의 결과물 중 일부를 식각하여 복수의 MTJ 구조(640)를 형성할 수 있다.
예시적인 실시예들에서, 복수의 MTJ 구조(640)를 형성하기 위하여 복수의 도전성 마스크 패턴(672)을 식각 마스크로 이용하여 도 10g의 결과물 중 일부를 플라즈마 식각 챔버 내에 로딩한 후, 식각 공정을 행할 수 있다. 예시적인 실시예들에서, 상기 식각 공정은 RIE(reactive ion etching), IBE(ion beam etching), 또는 Ar 밀링 (milling) 공정을 이용하여 수행될 수 있다. 예시적인 실시예들에서, 상기 식각 공정은 ICP(inductively coupled plasma) 소스, CCP(capacitively coupled plasma) 소스, ECR(electron cyclotron resonance) 플라즈마 소스, 헬리콘파 여기 플라즈마(HWEP: helicon-wave excited plasma) 소스, 또는 ACP(adaptively coupled plasma) 소스로부터 형성된 플라즈마를 이용하여 수행될 수 있다.
상기 식각 공정이 수행되는 동안, 복수의 도전성 마스크 패턴(672)은 그 상면으로부터 일부가 식각 분위기에 의해 소모되어 낮아진 두께를 가질 수 있다. 도 10h의 결과물에서 복수의 도전성 마스크 패턴(672)의 남은 부분들은 도 2에 예시한 제2 전극(E2)에 대응할 수 있다.
도 10i를 참조하면, 도 10h의 결과물에서, 복수의 MTJ 구조(640) 및 복수의 도전성 마스크 패턴(672)을 덮는 제3 층간절연막(680)을 형성하고, 복수의 도전성 마스크 패턴(672)의 상면이 노출되도록 제3 층간절연막(680)의 일부 영역을 식각에 의해 제거하여 복수의 비트 라인 콘택홀(680H)을 형성한다. 그 후, 복수의 비트 라인 콘택홀(680H) 내부를 채우는 도전층을 형성한 후, 제3 층간절연막(680)의 상면이 노출될 때까지 상기 도전층을 연마 또는 에치백하여, 복수의 비트 라인 콘택홀(680H) 내에 복수의 비트 라인 콘택 플러그(682)를 형성한다.
도 10j를 참조하면, 제3 층간절연막(680) 및 복수의 비트 라인 콘택 플러그(682) 위에 비트 라인 형성용 도전층을 형성하고, 상기 도전층을 패터닝하여, 복수의 비트 라인 콘택 플러그(682)와 전기적으로 연결되는 비트 라인(690)을 형성하여 도 9에 예시한 자기 소자(600)를 제조할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
110: 고정층, 110A: 제1 고정 패턴, 110B: 제2 고정 패턴, 112: 제1 자성 패턴(112), 114: 하이브리드 스페이서, 116: 제2 자성 패턴, 120: 터널 배리어, 130: 자유층, ECP: 교환 커플링 패턴.

Claims (20)

  1. 고정 패턴을 포함하는 고정층과, 자유층과, 상기 고정층과 상기 자유층과의 사이에 개재된 터널 배리어를 포함하고,
    상기 고정 패턴은
    제1 자성 패턴과,
    상기 제1 자성 패턴으로부터 수직 방향으로 이격된 제2 자성 패턴과,
    상기 제1 자성 패턴과 상기 제2 자성 패턴과의 사이에 개재된 비자성 물질막과 상기 비자성 물질막 내에 분산된 복수의 자성 나노입자를 포함하는 하이브리드 스페이서를 포함하는 자기 소자.
  2. 제1항에 있어서,
    상기 비자성 물질막은 비자성 원소, 비자성 화합물, 또는 비자성 합금을 포함하는 자기 소자.
  3. 제1항에 있어서,
    상기 하이브리드 스페이서에서 복수의 자성 나노입자는 1 원자% 이상 50 원자% 미만의 농도로 포함된 자기 소자.
  4. 제1항에 있어서,
    상기 복수의 자성 나노입자는 상기 비자성 물질막 내에서 불규칙한 배열로 분산되어 있는 자기 소자.
  5. 제1항에 있어서,
    상기 하이브리드 스페이서는 상기 제1 자성 패턴과 상기 제2 자성 패턴과의 사이에 국부적인 자성 경로를 제공하도록 구성된 자성 나노클러스터를 포함하고, 상기 자성 나노클러스터는 상기 복수의 자성 나노입자 중 일부로 이루어지는 자기 소자.
  6. 제1항에 있어서,
    상기 복수의 자성 나노입자는 단일 종류의 원소들로 이루어지는 자기 소자.
  7. 제1항에 있어서,
    상기 복수의 자성 나노입자는 서로 다른 적어도 2 종류의 원소들로 이루어지는 자기 소자.
  8. 제1항에 있어서,
    상기 제1 자성 패턴은 HCP(hexagonal close packed) 격자 구조 또는 FCC(face centered cubic) 격자 구조를 가지고, 상기 하이브리드 스페이서 및 상기 제2 자성 패턴을 사이에 두고 상기 터널 배리어로부터 이격되어 있고,
    상기 제2 자성 패턴은 BCC(body centered cubic) 격자 구조를 가지고, 상기 터널 배리어 접하는 자기 소자.
  9. 제1항에 있어서,
    상기 고정층은 상기 고정 패턴을 사이에 두고 상기 터널 배리어로부터 이격된 교환 커플링 패턴을 더 포함하고,
    상기 제1 자성 패턴은 상기 교환 커플링 패턴에 접하고, 상기 제2 자성 패턴은 상기 터널 배리어에 접하는 자기 소자.
  10. 제1항에 있어서,
    상기 고정 패턴은 상기 하이브리드 스페이서와 상기 제1 자성 패턴과의 사이에 개재된 제1 강화 하이브리드 스페이서와, 상기 하이브리드 스페이서와 상기 제2 자성 패턴과의 사이에 개재된 제2 강화 하이브리드 스페이서 중 적어도 하나를 더 포함하고,
    상기 제1 강화 하이브리드 스페이서 및 상기 제2 강화 하이브리드 스페이서는 각각 자성 원소를 포함하지 않는 강화 비자성 물질막으로 이루어지는 자기 소자.
  11. 제1항에 있어서,
    상기 고정 패턴은 상기 하이브리드 스페이서와 상기 제1 자성 패턴과의 사이에 개재된 제1 강화 하이브리드 스페이서와, 상기 하이브리드 스페이서와 상기 제2 자성 패턴과의 사이에 개재된 제2 강화 하이브리드 스페이서 중 적어도 하나를 더 포함하고,
    상기 제1 강화 하이브리드 스페이서 및 상기 제2 강화 하이브리드 스페이서는 각각 강화 비자성 물질막과, 상기 강화 비자성 물질막 내에 분산된 복수의 강화 자성 나노입자로 이루어지는 자기 소자.
  12. 제1항에 있어서,
    상기 고정 패턴은 상기 하이브리드 스페이서와 상기 제1 자성 패턴과의 사이에 개재된 제1 강화 하이브리드 스페이서와, 상기 하이브리드 스페이서와 상기 제2 자성 패턴과의 사이에 개재된 제2 강화 하이브리드 스페이서를 포함하고,
    상기 제1 강화 하이브리드 스페이서 및 상기 제2 강화 하이브리드 스페이서중 하나는 자성 원소를 포함하지 않는 강화 비자성 물질막으로 이루어지고,
    상기 제1 강화 하이브리드 스페이서 및 상기 제2 강화 하이브리드 스페이서중 다른 하나는 강화 비자성 물질막과, 상기 강화 비자성 물질막 내에 분산된 복수의 강화 자성 나노입자로 이루어지는 자기 소자.
  13. 제1항에 있어서,
    상기 하이브리드 스페이서는 상온에서 비자성인 자기 소자.
  14. 고정층, 자유층, 및 상기 고정층과 상기 자유층과의 사이에 개재된 터널 배리어를 포함하고,
    상기 고정층은 제1 고정 패턴, 상기 제1 고정 패턴과 상기 터널 배리어와의 사이에 개재된 제2 고정 패턴, 및 상기 제1 고정 패턴과 상기 제2 고정 패턴과의 사이에 개재된 교환 커플링 패턴을 포함하고,
    상기 제2 고정 패턴은
    상기 교환 커플링 패턴에 인접한 제1 자성 패턴과,
    상기 터널 배리어에 인접한 제2 자성 패턴과,
    상기 제1 자성 패턴과 상기 제2 자성 패턴과의 사이에 개재되고, 비자성 물질막과 상기 비자성 물질막 내에 분산된 복수의 자성 나노입자를 포함하는 하이브리드 스페이서를 포함하는 자기 소자.
  15. 제14항에 있어서,
    상기 비자성 물질막은 W, Mo, Ta, Pt, Ir, Al, Hf, Cr, Ru, Nb, Zr, V, Pd, C, B, O, N, 또는 이들의 조합을 포함하는 자기 소자.
  16. 제14항에 있어서,
    상기 복수의 자성 나노입자는 Co, Fe, Ni, Gd, Sm, Nd, Pr, 또는 이들의 조합을 포함하는 자기 소자.
  17. 제14항에 있어서,
    상기 복수의 자성 나노입자는 상기 비자성 물질막 내에서 상기 하이브리드 스페이서의 두께 방향을 따라 일정한 밀도로 분산되어 있는 자기 소자.
  18. 제14항에 있어서,
    상기 하이브리드 스페이서는 상기 제1 자성 패턴과 상기 제2 자성 패턴과의 사이에 국부적인 자성 경로를 제공하도록 구성된 적어도 하나의 자성 나노클러스터를 포함하고, 상기 적어도 하나의 자성 나노클러스터는 상기 복수의 자성 나노입자 중 일부로 이루어지는 자기 소자.
  19. 기판 상에 배치되고 수직 방향으로 이격된 제1 전극 및 제2 전극과,
    상기 제1 전극과 상기 제2 전극과의 사이에 개재되고 상기 수직 방향으로 차례로 적층된 제1 고정 패턴, 교환 커플링 패턴, 제2 고정 패턴, 터널 배리어, 및 자유층을 포함하는 MTJ(magnetic tunnel junction) 구조를 포함하고,
    상기 제2 고정 패턴은
    상기 교환 커플링 패턴에 인접한 제1 자성 패턴과,
    상기 터널 배리어에 인접한 제2 자성 패턴과,
    상기 제1 자성 패턴과 상기 제2 자성 패턴과의 사이에 개재되고, 비자성 물질막과 상기 비자성 물질막 내에 분산된 복수의 자성 나노입자를 포함하는 하이브리드 스페이서를 포함하는 자기 소자.
  20. 제19항에 있어서,
    상기 비자성 물질막은 비자성 원소, 비자성 화합물, 또는 비자성 합금을 포함하고,
    상기 비자성 물질막 내에서 상기 복수의 자성 나노입자의 밀도는 상기 하이브리드 스페이서의 두께 방향을 따라 일정한 자기 소자.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6730395B2 (en) * 2000-12-18 2004-05-04 Seagate Technology Llc Magnetic tunnel junction using nanoparticle monolayers and applications therefor
US7088609B2 (en) * 2004-05-11 2006-08-08 Grandis, Inc. Spin barrier enhanced magnetoresistance effect element and magnetic memory using the same
JP4504273B2 (ja) * 2005-07-06 2010-07-14 株式会社東芝 磁気抵抗効果素子および磁気メモリ
JP4444241B2 (ja) * 2005-10-19 2010-03-31 株式会社東芝 磁気抵抗効果素子、磁気ランダムアクセスメモリ、電子カード及び電子装置
US8183652B2 (en) * 2007-02-12 2012-05-22 Avalanche Technology, Inc. Non-volatile magnetic memory with low switching current and high thermal stability
US7732881B2 (en) * 2006-11-01 2010-06-08 Avalanche Technology, Inc. Current-confined effect of magnetic nano-current-channel (NCC) for magnetic random access memory (MRAM)
US8084835B2 (en) * 2006-10-20 2011-12-27 Avalanche Technology, Inc. Non-uniform switching based non-volatile magnetic based memory
KR100702669B1 (ko) * 2006-03-30 2007-04-03 삼성전자주식회사 나노 자기 메모리 소자와 그 제조방법
US7826181B2 (en) * 2008-11-12 2010-11-02 Seagate Technology Llc Magnetic memory with porous non-conductive current confinement layer
US8072800B2 (en) * 2009-09-15 2011-12-06 Grandis Inc. Magnetic element having perpendicular anisotropy with enhanced efficiency
KR101684915B1 (ko) * 2010-07-26 2016-12-12 삼성전자주식회사 자기 기억 소자
US9496489B2 (en) 2014-05-21 2016-11-15 Avalanche Technology, Inc. Magnetic random access memory with multilayered seed structure
US20160087194A1 (en) 2014-09-18 2016-03-24 Samsung Electronics Co., Ltd. Magnetic tunnel junction device and magnetoresistive random access memory
US10361361B2 (en) 2016-04-08 2019-07-23 International Business Machines Corporation Thin reference layer for STT MRAM
US10283246B1 (en) 2017-10-20 2019-05-07 Globalfoundries Singapore Pte. Ltd. MTJ structures, STT MRAM structures, and methods for fabricating integrated circuits including the same
KR102423433B1 (ko) 2017-12-05 2022-07-22 키오시아 가부시키가이샤 전자 장치
US10431275B2 (en) 2018-03-02 2019-10-01 Samsung Electronics Co., Ltd. Method and system for providing magnetic junctions having hybrid oxide and noble metal capping layers
US11114605B2 (en) 2018-08-12 2021-09-07 HeFeChip Corporation Limited Composite storage layer for magnetic random access memory devices

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