KR20200035857A - 자기 랜덤 액세스 메모리(mram)를 위한 결정형 시드층 - Google Patents

자기 랜덤 액세스 메모리(mram)를 위한 결정형 시드층 Download PDF

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Abstract

몇몇 실시예들은 메모리 장치에 관한 것이다. 메모리 장치는 자기 터널 접합(MTJ)을 포함하는 자기 저항 랜덤 액세스 메모리(MRAM) 셀을 포함한다. MTJ 장치는 기판 위에 배치된 하부 전극을 포함하는 층들의 스택을 포함한다. 하부 전극 위에 시드층이 배치된다. 하부 전극과 시드층 사이에 버퍼층이 배치된다. 버퍼층은 하부 전극으로부터 시드층으로 확산 종(diffusive species)이 확산되는 것을 방지한다.

Description

자기 랜덤 액세스 메모리(MRAM)를 위한 결정형 시드층 {CRYSTAL SEED LAYER FOR MAGNETIC RANDOM ACCESS MEMORY(MRAM)}
본 출원은 2018년 9월 26일자로 출원된 미국 특허 가출원 제62/736,701호에 대한 우선권을 주장하며, 그 전체 내용은 본 명세서에 참고로 통합된다.
근래의 많은 전자 장치들은 하드디스크 드라이브나 랜덤 액세스 메모리(random access memory, RAM)와 같은 전자 메모리를 포함한다. 자기 랜덤 액세스 메모리(magnetic random access memory, MRAM) 장치는 고밀도의 팩형 MRAM 셀들의 어레이를 포함한다. 각각의 MRAM 셀에서, 데이터를 저장하기 위해 자기 터널링 접합(magnetic tunneling junction, MTJ) 소자는 트랜지스터와 통합된다.
본 개시의 양태는 첨부 도면들과 함께 아래의 상세한 설명을 읽음으로써 가장 잘 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처(feature)들은 실척도로 도시되지 않았음을 유념한다. 오히려, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1a는 본 개시에 따른 시드층 위에 형성된 자기 터널링 접합(MTJ) 스택을 포함하는 메모리 장치의 몇몇 실시예의 단면도를 도시한다.
도 1b는 도 1a의 층들의 자화가 고저항 상태와 저저항 상태 사이에서 어떻게 스위칭하도록 변경될 수 있는지에 대한 몇몇 실시예를 설명하는 다이어그램을 도시한다.
도 2a 내지 도 2d는 본 개시에 따른 MTJ 스택을 위한 시드층을 형성하는 몇몇 실시예의 단면도를 도시한다.
도 3a는 본 개시에 따른 시드층 위에 형성되고 각각 자기 터널링 접합(MTJ)을 갖는 두 MRAM 셀들을 포함하는 메모리 장치의 몇몇 실시예를 나타내는 단면도를 도시한다.
도 3b는 본 개시에 따른 도 3a의 메모리 장치의 몇몇 실시예를 나타내는 상면도를 도시한다.
도 4는 본 개시에 따른 시드층 위에 형성된 MTJ 스택을 포함하는 메모리 장치의 보다 세부적인 몇몇 실시예를 나타내는 단면도를 도시한다.
도 5 내지 도 11은 본 개시에 따른 MTJ를 갖는 MRAM을 포함하는 메모리 장치의 형성 방법에 대한 몇몇 실시예를 나타내는 단면도를 도시한다.
도 12는 본 개시에 따른 시드층 위에 MRAM 셀을 형성하는 방법의 몇몇 실시예를 나타내는 플로우 차트 형식의 방법론을 도시한다.
다음의 개시는 본 발명의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들, 또는 예들을 제공한다. 컴포넌트 및 배치의 특정한 예들은 본 개시를 단순화하기 위해 이하에 설명된다. 물론, 이러한 설명은 단지 예일 뿐 제한하기 위한 것이 아니다. 예를 들어, 이어지는 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처의 형성은, 제1 피처 및 제2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제1 피처 및 제2 피처가 직접 접촉하지 않도록 제1 피처와 제2 피처 사이에 추가의 피처들이 형성되는 실시예들을 또한 포함할 수 있다. 게다가, 본 개시는 다양한 예들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간략함과 명료함을 위한 것으로, 그 자체가 논의된 다양한 실시예들 및/또는 구성들 사이의 관계를 지시하지 않는다.
더욱이, "아래", "밑", "하위", "위", "상위" 등과 같은 공간적 관계 용어들이 도면들에 나타난 바와 같이 다른 요소(들) 또는 피처(들)에 대한 하나의 요소 또는 피처의 관계를 설명하는데 설명의 용이함을 위해 본 명세서에서 이용될 수 있다. 공간적 관계 용어들은 도면에 도시된 방향은 물론 사용 중이거나 동작 중인 디바이스의 상이한 방향을 포함하기 위한 것이다. 장치는 다른 식으로 배향될 수 있고(90도 회전 또는 다른 방향으로 있음), 그에 맞춰 본 명세서에서 이용되는 공간적 관계 설명이 또한 이해된다.
자기 터널 접합(magnetic tunnel junction, MTJ) 스택은 배리어층에 의해 분리된 제1 및 제2 강자성 박막을 포함한다. 하나의 강자성 박막(종종 "기준층(reference layer)"으로 지칭됨)은 고정된 자화 방향을 갖는 반면, 다른 강자성 박막(종종 "자유층(free layer)"으로 지칭됨)은 가변적인 자화 방향을 갖는다. 기준층과 자유층의 자화 방향이 평행하게 배향되면 전자들이 배리어층을 통해 터널링하게 될 가능성이 높아, MTJ 스택은 저저항 상태가 된다. 반대로, 기준층과 자유층의 자화 방향이 역평행으로 배향되면 전자들은 터널 배리어층을 통해 터널링하게될 가능성이 낮아, MTJ 스택은 고저항 상태가 된다. 결과적으로, MTJ 스택은 두 가지 전기 저항 상태, 즉, 낮은 저항(Rp: 기준층과 자유층의 자화 방향이 평행임)의 제1 상태와 높은 저항(RAP: 기준층과 자유층의 자화 방향이 역평행임)의 제2 상태 사이에서 스위칭될 수 있다. 이러한 이원적인 특성에 의해, MTJ 스택들은 제1 데이터 상태(예컨대, 로직 "0")에 대응하는 저저항 상태(RP)와 제2 데이터 상태(예컨대, 로직 "1")에 대응하는 고저항 상태(RAP)를 갖는, 디지털 데이터를 저장하기 위한 메모리 셀로 이용된다.
전형적으로, MTJ 스택은 하부 전극과 상부 전극 사이에 배치되고, 기준층, 자유층 및 배리어층은 (111) 배향을 갖는 면심입방체(face-centered-cubic, fcc) 구조를 갖도록 제조된다. 이러한 구조와 배향을 갖는 MTJ 스택 형성을 시도하기 위해, MTJ 스택은 시드층으로부터 성장된다. 그러나, 본 개시의 일부 양상에서 알 수 있는 바와 같이, 종래의 시드층들로부터 MTJ 스택들을 성장시키는 것은 MTJ 스택에서의 결함을 초래한다. 예를 들어, 종래의 MTJ 스택들에서는 상당수의 단위 면적 당 결정립계(grain boundary)가 나타날 수 있는데, 이러한 결정립계에 의해, MTJ 스택은 예컨대 하부 전극으로부터 MTJ 스택으로 확산하는 탄탈럼이나 루테늄과 같은 확산 종들에 의한 영향을 받을 수 있다. 또한 결정립계는 MTJ 스택에 대한 fcc 구조와 (111) 배향의 품질을 저하시킬 수 있고, 이는 특히 열 응력 및 노화에 대한 MTJ 스택의 동작 특성을 손상시킬 수 있다. 따라서, 다른 특징들 중에서도, 본 개시는 고품질의 격자 구조를 나타내는 MTJ 스택과 시드층을 제공하며, 이는 MTJ 스택의 동작 특성(예를 들면, 터널 자기 저항(tunnel magnetroresistance, TMR) 효과)을 개선시킨다.
도 1a는 몇몇 실시예에 따른 MTJ 디바이스(100)를 도시한다. MTJ 디바이스(100)는 하부 전극(106)과 상부 전극(108) 사이에 배치된 MTJ 스택(102)을 포함한다. MTJ 스택(102)은 배리어층(114)에 의해 분리된 기준층(110)과 자유층(112)을 포함한다. 기준층(110)은 고정 자화를 갖는 반면 자유층(112)은 가변 자화를 가지며, 이는 MTJ 디바이스(100)에 대한 2개의 이진 데이터 상태변환을 위해 스위칭될 수 있다. 기준층의 자화를 고정시키기 위해 기준층(110) 아래에 하드 바이어스층(116)이 배치된다. 기준층(110)과 하드 바이어스층(116) 사이에는 역평행 결합(anti-parallel coupling, APC)층(118)이 배치된다. APC층(118)은 기준층(110)의 자화가 하드 바이어스층(116)의 자화와 반대가 되도록 한다.
소스라인(SL)이 상부 전극(108)을 통해 MTJ 스택(102)의 일단에 연결되고, 비트라인(BL)이 액세스 트랜지스터(104)를 통해 MTJ 스택(102)의 타단에 연결된다. 다른 실시예에서, 비트라인과 소스라인은 플립되어 비트라인이 상부 전극(108)에 연결되고 소스라인이 액세스 트랜지스터(104)를 통해 하부 전극(106)에 연결될 수 있다. 따라서, 액세스 트랜지스터(104)의 게이트 전극에 적합한 워드라인(WL) 전압의 적용은 MTJ 스택(102)을 BL과 SL 사이에서 연결시킨다. 결과적으로, 적절한 바이어스 조건을 제공함으로써, MTJ 스택(102)은 데이터를 저장하기 위해 두 가지 전기 저항 상태 사이에서 스위치될 수 있다. (예컨대, 아래에서 논의될 도 1b 참조)
MTJ 스택(102)의 적절한 구조물 형성을 위해, 시드층(120)이 MTJ 하부 전극(106)을 스택(102)으로부터 분리시킨다. 시드층(120)은 (111) 배향을 갖는 강한 fcc 구조를 가져, MTJ 스택(102) 내의 작은 결함들(예컨대, 결정립계)의 존재가 감소하게끔 MTJ 스택(102)을 성장시킬 수 있다. 이는, 이전에 달성할 수 있었던 MTJ 보다 고품질의 fcc (111) 격자를 갖는 MTJ를 제공하며, MTJ 스택(102)에 대한 TMR 효과를 개선시킨다. 예를 들어, MTJ 스택(102) 내의 결함을 제한함으로써, 시드층(120)은 확산 종(예컨대 Ta 및/또는 Ru)이 하부 전극(106)으로부터 MTJ 스택(102) 내부로 확산하는 것을 방지하는 것을 돕는다. 또한, 시드층(120)은 MTJ 스택(102)의 결정 구조를 개선하여, 시드층(120) 위의 확산 종을 함유하는 층들에 대한 확산도 감소된다. 예를 들어, 기준층(110)이 확산 종(예컨대, Ta 또는 Ru)을 포함하더라도, 기준층(110)이 시드층(120) 위에 형성되었다는 사실(아래 하부 전극(106)의 직상부에 형성되지는 않음)은 MTJ 스택(102)의 격자 내 결함을 제한하며, 결과적으로 MTJ 스택(102)을 통한 확산 종의 확산을 제한한다. 이는 확산 종이 MTJ 스택(102)의 TMR에 악영향을 미치는 것을 제한하고, MTJ 성능의 열화를 제한한다.
몇몇 실시예에서, 시드층(120)은 평면 또는 수평인 상면을 갖는 CrNi의 결정형 비자성 이원 합금으로 제조된다. 다른 실시예에서, 시드층(120)은 평면 또는 수평인 상부 표면을 갖는 CrNiFe의 결정형 비자성 삼원 합금으로 제조된다. 예를 들어, 몇몇 케이스에서, 시드층(120)의 조성은 CrxNi1-x-yFey 형태일 수 있으며, 여기서 x=0.1~0.5, y=0~0.2이다. 게다가, 시드층(120)은 강한 fcc (111) 텍스쳐를 가질 수 있고, 예컨대 1nm 내지 3nm 사이 범위의 두께를 가져 매우 얇을 수 있기에, MTJ 스택(102)의 양호한 성장을 촉진한다. 게다가, 몇몇 실시예에서, 시드층(120)은 CrNi 또는 CrNiFe의 상부 표면 위에 배치된 NiFe층을 포함할 수 있다.
도 1b는 저저항 상태(115)와 고저항 상태(117)에 대한 기준층(110), 자유층(112) 및 하드 바이어스층(116)의 예시적인 자화를 나타낸다. 저저항 상태(115)(예를 들면 "0" 상태에 대응하는 RP)는 기준층(110)과 자유층(112)의 자화가 평행일 때(예컨대, 둘 다 "업(Up)"을 가리킬 때) 발생하는 반면, 고저항 상태(117)(예를 들면 "1" 상태에 대응하는 RAP)는 기준층(110)과 자유층(112)의 자화가 역평행일 때(예컨대, 하나는 "업"을 가리키고 나머지는 "다운(down)"을 가리킬 때) 발생한다. 이 예시에서, 하드 바이어스층(116)의 자화는 "다운"을 가리키며, 기준층(110)의 자화는 "업"이고 하드 바이어스층(116)의 자화와는 역평행이다. 그러나, 다른 실시예에서 기준층(110)의 자화가 하드 바이어스층(116)의 자화와 역평행으로 유지되는 경우(예를 들어, "다운"을 가리킴), 하드 바이어스층(116)의 자화는 "위"를 가리키도록 플립될 수 있다. 또한, 비록 도 1b는 자화들이 하드 바이어스층(116), 기준층(110) 및 자유층(112)이 배치된 평면에 수직인 예를 도시하지만, 자화들이 하드 바이어스층(116), 기준층(110) 및 자유층(112)이 배치된 평면에 평행하는 MTJ면 내인 것도 본 개시의 범위 내에 속하는 것으로 볼 수 있다. 예를 들어, 하드 바이어스층(116)의 자화는 "레프트(left)"를 가지키고 기준층(110)의 자화는 "라이트(right)"를 가리킬 수 있으며, 자유층(112)의 자화는 기준층(110)의 자화와 평행("라이트") 또는 역평행("레프트")일 수 있다.
도 2a 내지 도 2d는 시드층(120)이 어떻게 형성될 수 있는지의 일부 실시예를 도시한다. 도 2a에서, CrNiFe층(204)이 CMP-평탄화된 질화티타늄(TiN) 또는 질화 탄탈럼(TaN) 하부 전극(106) 위에 배치된다. CrNiFe층(204)은 예를 들면 플라즈마 기상 증착(plasma vapor deposition, PVD)에 의해 형성될 수 있다. CrNiFe층(204)은 CrNiFe 결정들(206)(예를 들면, 개별 CrNiFe 결정들(206a, 206b, 206c))로 구성된다. CrNiFe 결정들(206)은 (111) fcc 격자 구조를 갖는다. 이들 CrNiFe 결정들(206)은 또한 CrNiFe 결정을 다른 인접 CrNiFe 결정들과 분리시키며 CrNiFe 결정을 둘러싸는 결정립계(208) 사이에서 측정된 최대 측방 거리(largest lateral distance)인 초기 평균 결정입도(grain size)를 갖는다. 예를 들어, 제1 결정립계(208a)는 제1 CrNiFe 결정(206a)을 제2 CrNiFe 결정(206b)로부터 분리시키고, 제2 결정립계(208b)는 제2 CrNiFe 결정(206b)을 제3 CrNiFe 결정(206c)으로부터 분리시킨다. 제1 CrNiFe 결정(206a)은 제1 최대 측방 거리(예컨대, 폭 w1)를 가지며, 제2 CrNiFe 결정(206b)은 제2 최대 측방 거리(예컨대, 폭 w2)를 가지며, 제3 CrNiFe 결정(206c)은 제3 최대 측방 거리(예컨대, 폭 w3)을 가지고, 결정들(206a, 206b, 206c)의 초기 평균 결정입도는 (w1+w2+w3)/3이 된다. 몇몇 실시예에서, CrNiFe 대신에 CrNi로 치환될 수 있고, 각 개별 결정은 개별 CrNi 결정들을 서로 분리시키는 결정립계를 갖는 CrNi 결정이 될 수 있다.
도 2b에서, CrNiFe층(204)의 상부 표면 위에, 예를 들면 PVD를 이용하여, NiFe층(209)이 증착된다. NiFe층(209)은 강한 fcc (111) 배향을 갖도록 증착된다.
도 2c에서, NiFe층(209)이 하부 CrNiFe층(204)과 접촉할 때, NiFe층(209)은 CrNiFe층(204)의 초기 격자 구조를 재결정화하여 CrNiFe층(204')의 확대된 결정 격자 구조를 형성하도록 유도한다. 이는 예를 들면 CrNiFe층(204)과 NiFe층(209) 사이의 격자 부정합으로부터 일어난 격자 변형(lattice strain)에 의한 것일 수 있다. 특히, NiFe층(209)은 CrNiFe 결정(206)의 평균 입도를 초기 평균 입도에서 확대된 입도로 증가시킨다. 따라서, 이러한 격자 구조의 변화는 CrNiFe층(204) 내 결정립계(208)의 수를 감소시키며, CrNiFe층(204)의 격자 구조를 보다 강하게 fcc (111)가 되도록 한다. 예를 들어, 몇몇 실시예에서, CrNiFe 결정의 초기 평균 입도(도 2b의 폭 w1, w2, 및 w3에 기초함)는 대략 5nm 내지 20nm이고, CrNiFe 결정의 확대된 평균 입도(도 2c의 최대 측방 폭 w1', w2', 및 w3'에 기초함)는 각 입자의 외부 측벽들 사이에서 20nm 내지 40nm 범위일 수 있으며, 몇몇 실시예에서 평균 입도의 증가 범위는 5% 내지 120%이다.
도 2d의 좌측을 참조하면, NiFe층(209)이 CrNiFe층(204')의 상위 부분과 함께 제거되어 CrNiFe층의 상부 표면(220)이 평탄화되고 도 1a에 도시된 시드층(120)의 일 실시예에 대응하게 된다. 평탄화 이후, 평탄화된 CrNiFe층(204")은 강한 fcc (111) 격자를 가지며, 여전히 확대된 입도의 CrNiFe 결정(206)을 갖는다. 이후, 도 1a에 도시된 바와 같이 하드 바이어스층(예컨대, 도 1의 116)이 CrNiFe층의 평탄화된 상부 표면과 직접 접촉 형성된다. 몇몇 경우에, 도 2d에 도시된 평탄화 루틴(routine)은 또한 CrNiFe층을 예를 들면 1nm 내지 5nm 범위의 두께로, 몇몇 실시예에서 약 2nm로 "박막화"시킨다. CrNiFe층(204)의 박막화는 임의의 결정립계의 측방 "확산(spread)"을 줄이는데 도움을 주며, 또한 CrNiFe층(204)의 전기 저항을 감소시킨다. 몇몇 실시예에서, 도 2d의 좌측도는 화학적 기계적 평탄화(chemical mechanical planarization, CMP) 프로세스를 수행함으로써 달성되며, 이에 따라 연마 헤드(polishing head)는 CrNiFe층(204)의 상부 표면(220)을 평탄화시키기 위해 화학 슬러리의 존재 하에서 회전하면서 하향 압력을 가한다. 또 다른 실시예에서, 도 2d의 좌측도는 NiFe층(도 2c의 209)과 CrNiFe층(도 2c의 204)의 상부 표면을, 비정규 각도(non-normal angle)에서 구조물 쪽으로 이온 스트림을 지향하고 NiFe층(209) 및 CrNiFe층(204)의 원자들을 방출시키는 스퍼터링에 의하여 달성된다. 도 2d의 우측 부분에 도시된 바와 같이, 몇몇 경우에 도 1a의 시드층(120)이 상부에 NiFe층(209)을 갖는 CrNiFe층(204')(또는 CrNi층)을 포함하되, 하드 바이어스층(도 1, 116)이 NiFe층(209)의 상부 표면에 직접 접촉 형성될 수 있도록, NiFe층(209)은 전체적으로 또는 부분적으로 제자리에 남겨져 있을 수 있다. NiFe층(209)을 제자리에 남겨두는 것은, 최종 시드층의 저항을 증가시키는 경향이 있는 작은 단점을 갖는다. 그러나, 이는 제조 공정을 다소 단순화시키는 경향이 있다. NiFe층(209)의 부분들은, 예를 들어 CMP 또는 스퍼터링에 의해 제거될 수 있다.
도 3a는 반도체 기판(300) 상의 상호접속 구조물(320)에 샌드위치된 MTJ 스택(102)의 단면도를 개략적으로 도시한다. 하부 상호접속 비아(125)는 상호접속 라인 스택(432/434) 위에 배치되고 절연층(241)에 둘러싸인다. 하부 전극(106)은 하부 상호접속 비아(125) 위에 배치된다. 상부 전극(108)은 하부 전극(106) 위에 배치된다. 하부 전극(106)은 바람직하게 5nm 두께의 질화 탄탈럼(TaN) 박막으로 제조된다. 상부 전극(108)은 바람직하게 5nm 두께의 질화 티타늄(TiN)으로 제조된다. 상부 전극 비아(126)는 MTJ 스택(102) 위에 배치되고 절연층(243)에 둘러싸인다.
기판(300)은 예를 들면 벌크 기판(예컨대 벌크 단결정 실리콘 기판) 또는 실리콘-온-인슐레이터(SOI) 기판일 수 있다. 두 액세스 트랜지스터들(410, 104)은 각각, 게이트 전극(414, 416)과 게이트 유전체층(418, 420) 및 소스/드레인 영역들(424)을 포함한다. 소스/드레인 영역들(424)은 기판(300) 내에 배치되고, 각각 게이트 유전체층들(418, 420) 아래 채널 영역의 제2 도전형과 반대되는 제1 도전형을 갖는다. 게이트 전극들(414, 416)은, 예를 들면 도핑된 실리콘, 또는 알루미늄, 구리, 또는 이들의 조합과 같은 금속을 포함할 수 있다. 게이트 유전체층들(418, 420)은, 예를 들면 실리콘 이산화물과 같은 산화물 또는 하이-k 유전체 재료일 수 있다.
상호접속 구조물(320)은 기판(300) 위에 배치되고 디바이스들(예컨대, 액세스 트랜지스터들(410, 104))을 서로 연결(couple)시킨다. 상호접속 구조물(320)은 복수의 금속간 유전체(inter-metal dielectric, IMD)층(예컨대, 426, 428)과, 서로 교대로 적층된 복수의 금속화층(예컨대, 432, 434)를 포함한다. IMD층들(426, 428)은, 예를 들면 언도프된 규산염 유리와 같은 로우(low) k 유전체, 또는 실리콘 이산화물과 같은 산화물, 또는 극(extreme) 로우k 유전체층으로 제조될 수 있다. 금속화층들(432, 434)은 트렌치 내에 형성된 금속 라인들로서, 구리나 알루미늄과 같은 금속으로 제조될 수 있다. 콘택들(444)은 하부 금속화층(432)에서 소스/드레인 영역(424) 및/또는 게이트 전극들(414, 416)으로 연장하고, 비아들(예컨대, 446)은 금속화층들(432, 434) 사이에서 연장한다. 콘택들(444)과 비아들(446)은, 예를 들면 구리나 텅스텐과 같은 금속으로 제조될 수 있다.
각각 데이터 상태를 저장하도록 구성된 MTJ 스택들(102)은 인접한 금속층들 사이의 상호접속 구조물(320) 내에 배치된다. MTJ 스택(102)은 하부 전극(106) 위의 시드층(120)으로부터 성장된다. 몇몇 실시예에서, 시드층(120)은 각 하부 전극(106) 위의 단결정 기둥(pillar) 형태이다. 도 3b의 상면도에 도시된 바와 같이, 몇몇 경우에 시드층(120)은 위에서 보았을 때 둥글거나(round) 원형일 수 있다. 몇몇 다른 실시예에서, 시드층(120)은 위에서 보았을 때 사각형, 둥근 모서리를 갖는 사각형, 둥근 모서리를 갖는 직사각형 또는 타원형일 수 있다.
도 4는 본 개시의 몇몇 실시예에 따른 MTJ 스택(102)을 포함하는 메모리 장치(400)의 보다 세부적인 예를 도시한다. MTJ 스택(102)은 하부 전극(106)과 상부 전극(108) 사이에 배치된다. MTJ 스택은 시드층(120), 하드 바이어스층(116), APC층(118), 기준층(110), 배리어층(114), 자유층(112) 및 캡핑층(140)을 포함한다.
몇몇 실시예에서, 하부 전극(106)은 예를 들면 탄탈럼(Ta), 질화 탄탈럼(TaN), 또는 루테늄(Ru)을 포함한다. 비록 탄탈럼과 루테늄은 전이금속이지만, 따라서 전도성이고, 탄탈럼과 루테늄은 MTJ 스택(102) 내의 재료들과 관련하여 확산 종이 될 수 있다.
몇몇 실시예에서 시드층(120)은 CrNiFe층(204)을 포함한다. 몇몇 실시예에서, CrNiFe층(204)은 평면 또는 수평인 상면을 갖는 CrNiFe의 결정형 비자성 3원 합금으로 제조된다. 예를 들어, 몇몇의 경우 이 결정질층(204)의 조성은 CrxNi1-x-yFey 형태일 수 있다. 여기서 x=0.1~0.5, y=0~0.2이다. 또한, 시드층(120)은 강한 fcc (111) 텍스쳐를 가질 수 있고, 예컨대 1nm 내지 3nm 사이 범위의 두께를 가져 매우 얇을 수 있기에, MTJ 스택(102)의 양호한 성장을 촉진한다. 다른 실시예에서, CrNiFe층(204)은 CrNi의 비자성 이원 합금으로 대체될 수 있다. 선택적으로, 몇몇 실시예에서 NiFe층(209)이 CrNiFe층(204)의 상부 표면 위에 존재할 수 있다.
하드 바이어스층(116)은 구속된 혹은 "고정"된 자화 방향을 갖는 강자성 재료이다. 여기서 "고정" 자화 방향은 몇몇 경우에서, 전체 칩이 제조된 이후 칩을 높은 자기장에 노출시킴으로써 달성될 수 있다. 몇몇 실시예에서, 하드 바이어스층(116)은 Co와 플래티넘(Pt)의 교번하는 층들이 N회 적층된 구조물을 포함한다. 몇몇 실시예에서, N은 1보다 큰 정수이고, 몇몇 실시예에서 N은 5이며, 대안적인 실시예에서 N은 대략 5 및 20의 범위 또는 다른 적절한 수의 범위이다. 도시된 실시예에서, 하드 바이어스층(116)은 시드층(120)의 상부 표면 위에 배치되고 시드층(120)의 상부 표면과 직접 접촉하는 제1 하드 바이어스층(210)과, 제1 하드 바이어스층(210) 위에 배치된 제2 하드 바이어스층(212), 제2 하드 바이어스층(212) 위의 제1 코발트(Co)층(214), 제1 Co층(214) 위에 배치된 제3 하드 바이어스층(216)을 포함한다. 몇몇의 실시예에서, 제1 하드 바이어스층(210)은 코발트 니켈(CoNi), 코발트 팔라듐(CoPd) 또는 코발트 플래티넘(CoPt)으로 구성되거나, 앞서 언급된 재료들의 다층 스택으로 구성된다. 몇몇 실시예에서, 제2 하드 바이어스층(212)은 니켈(Ni), 팔라듐(Pd) 또는 플래티넘(Pt)으로 구성된다. 몇몇 실시예에서, 제3 하드 바이어스층(216)은 니켈(Ni), 팔라듐(Pd) 또는 플래티넘(Pt)으로 구성된다. 몇몇 실시예에서, 하드 바이어스층(116) 내의 층들은 0.3nm의 두께 또는 0.2nm 내지 0.4nm 범위의 두께로 각각 형성된다.
역평행 결합(anti-parallel coupling, APC)층(118)이 하드 바이어스층(116) 위에 배치되고, 기준층(110)으로부터 하드 바이어스층(116)을 분리시킨다. APC층(118)은 교환 바이어스 커플링 효과(exchange bias coupling effect)를 통해 기준층(110)의 자화가 하드 바이어스층(116)의 자화와 반대인 것을 보장한다. 몇몇 실시예에서, APC층(118)은 0.4 나노미터의 두께 또는 대략 0.3 나노미터 내지 0.5 나노미터의 범위 내의 두께로 형성되는 Ru으로 제조되거나, 0.5 나노미터의 두께 또는 대략 0.4 나노미터 내지 0.6 나노미터의 범위 내의 두께로 형성되는 이리듐(Ir)으로 제조된다.
기준층(110)은 "고정"된 자화 방향을 갖는 강자성층이다. 그러나, 기준층(110)의 자화 방향은 하드 바이어스층(116)의 자화 방향과는 반대이다. 기준층(110)은 ACP층(118) 위에 형성된 제2 코발트층(218)과 제2 코발트층(218) 위에 배치된 제1 코발트 아이언 보론(CoFeB)층(222)을 포함한다. 제1 몰리브덴(Mo) 또는 텅스텐(W)층(224)이 제1 CoFeB층(222) 위에 배치되고, 제2 CoFeB층(226)이 제1 몰리브덴(Mo) 또는 텅스텐(W)층(224) 위에 배치된다. 몇몇 실시예에서, 기준층(110) 내의 층들은 0.3nm의 두께, 0.8nm의 두께, 1nm의 두께, 또는 0.15nm 내지 1.5nm 범위 내의 두께로 각각 형성된다.
배리어층(114)은, 몇몇 경우에 있어서 박막 유전체층이나 비자성 금속층으로 구현될 수 있고, 기준층(110)을 자유층(112)으로부터 분리시킨다. 몇몇 실시예에서, 배리어층(114)은 산화 알루미늄(AlOx)이나 산화 티타늄(TiOx)과 같은 비정질 배리어, 또는 산화 마그네슘(MgO)이나 스피넬(예컨대, MgAl2O4)과 같은 결정질 배리어를 포함할 수 있다. 배리어층(114)은 또한, 예를 들면, 산화 알루미늄(Al2O3), 산화 니켈, 산화 가돌리늄, 산화 탄탈럼, 산화 몰리브덴, 산화 티타늄, 산화 텅스텐, 또는 이와 유사한 것을 포함할 수 있다. 강자성 메모리 스택이 자기 터널 접합(MTJ)인 실시예에서, 배리어층(114)은 기준층(110)과 자유층(112) 사이에서 전류의 양자역학적 터널링을 허용하기에 충분히 얇은 터널 배리어층이다.
자유층(112)은 메모리 셀에 저장된 이진 데이터 상태에 대응하는 두 자화 상태 중 하나 사이에서 자화 방향을 변경할 수 있다. 도시된 실시예에서, 자유층(112)은 배리어층(114) 위에 배치된 제3 CoFeB층(230)과, 제3 CoFeB층(230) 위에 배치된 제1 자유층(232)과, 제1 자유층(232) 위에 배치된 제4 CoFeB층(234)을 포함한다. 몇몇 실시예에서, 제1 자유층(232)은 몰리브덴(Mo) 또는 텅스텐(W)을 포함한다. 몇몇 실시예에서, 자유층(112) 내의 층들은 0.2nm의 두께, 1nm의 두께, 또는 0.10nm 내지 1.5nm의 두께 범위 내에서 각각 형성된다. 몇몇 실시예에서, 자유층(112)은 아이언(iron), 코발트, 니켈, 아이언 코발트, 니켈 코발트, 코발트 아이언 붕화물, 아이언 붕화물, 아이언 플래티넘 또는 아이언 팔라듐과 같은 것을 포함한다.
캡핑층(140)은, 일부 맥락에서 수직 자기 이방성(perpendicular magnetic anisotropy, PMA) 보호층으로 지칭될 수 있고, 자유층(112) 위에 배치된다. 캡핑층(140)은 종종 MTJ 스택의 형성 시 MTJ 스택이 열화되는 것을 보호하거나, MTJ 스택의 이방성을 향상시킨다. 캡핑층(140)은 다양한 형태를 취할 수 있으며, 따라서 도 4는 단지 예시에 불과하다는 것을 이해할 수 있을 것이다. 캡핑층(140)은 제4 CoFeB층(234) 위에 배치된 캡핑 산화 마그네슘(MgO)층(236), 캡핑 MgO층(236) 위에 배치된 캡핑 CoFeB층(238), 캡핑 CoFeB층(238) 위에 배치된 제1 캡핑층(240) 및 제1 캡핑층(240) 위에 배치된 제2 캡핑층(242)을 포함한다. 몇몇의 실시예에서, 제1 캡핑층(240)은 몰리브덴(Mo) 또는 텅스텐(W)을 포함한다. 몇몇의 실시예에서, 캡핑층(140) 내의 층들은 0.4nm의 두께, 0.6nm의 두께, 2nm의 두께, 또는 0.20nm 내지 3nm 범위 내의 두께로 각각 형성될 수 있다. 몇몇의 실시예에서, 캡핑층(140)은 6nm의 두께 또는 3nm 내지 9nm 범위 내의 두께로 형성되는 루테늄(Ru)을 포함한다.
도 5 내지 도 11은 본 개시에 따른 MTJ을 구비하는 MRAM 셀을 포함하는 메모리 장치 형성 방법의 몇몇 실시예에 따른 단면도들(500~1100)을 나타낸다. 비록 도 5 내지 도 11에 도시된 단면도들(500~1100)이 방법의 참조로서 설명되었지만, 도 5 내지 도 11에 도시된 구조물들은 제시된 방법에 제한되지 않으며, 방법과 별개로 독립적이라는 점이 이해될 수 있을 것이다. 비록 도 5 내지 도 11은 일련의 동작들로 설명되지만, 제한을 두지 않는바 이러한 동작들은 다른 실시예에서는 다른 동작 순서로 변경될 수 있고, 제시된 방법이 다른 구조물에도 적용될 수 있다는 점을 이해할 수 있을 것이다. 다른 실시예에서, 도시되거나 및/또는 설명된 몇몇의 동작들은 전체적으로 또는 부분적으로 생략될 수 있다.
도 5의 단면도(500)에 도시된 바와 같이, 상호접속 비아(125)가 제2 유전체층(241) 내부에 형성된다. 하부 전극층(106)은, 예를 들면 질화 탄탈럼으로 제조될 수 있고, 상호접속 비아(125) 위에 형성된다. 시드층 전구체(204)는, 예를 들면 NiCr 또는 NiCrFe로 제조될 수 있고, 하부 전극층(106) 위에 형성된다. 시드층 전구체(204)는 예를 들면 플라즈마 기상 증착(PCD)에 의해 형성될 수 있다. 시드층 전구체(204)는 (111) fcc 격자 구조를 갖는 별개의 결정으로 구성되고, 예시적으로 도 2a에서 전술한 바와 같이, 가장 인접한 결정들 사이의 결정립계들에 의해 분리된다.
그 다음, 시드층 전구체 위에, 예컨대 PVD에 의해, 도 6의 단면도(600)에 도시된 바와 같이 재결정화 유도층(re-crystalliztion-inducing layer, 209)이 형성된다. 재결정화 유도층(209)은 몇몇 실시예에서 NiFe를 포함하고, 강한 (111) fcc 격자 구조를 가질 수 있다. 재결정화 유도층(209)이 하부의 시드층 전구체와 접촉하면, 재결정화 유도층(209)은 시드층 전구체의 초기 격자 구조를 재결정화하도록 유도하며, 이에 따라, 예시적으로 도 2c에서 전술한 바와 같은 확대된 결정 입자들을 갖는 층(204')을 갖는 시드층(120)을 형성한다. 재결정화 유도층(209)은 비록 예시적인 도 7 내지 도 11에서 잔여하는 것으로 도시되어 있지만, 몇몇의 실시예에서 재결정화 유도층(209)은 부분적으로 또는 완전히 제거될 수 있다.
도 7의 단면도(700)에 도시된 바와 같이, 예를 들면 질화 티타늄으로 제조되는 하드마스크층(702)이 재결정화 유도층(209) 위에 형성되고 패터닝된다. 그 다음, 하드마스크층(702)으로 에칭이 수행되어, 하부 전극 구조물(106)과 각 하부 전극 위의 시드층 구조물(120)에 대응하는 기둥(pillar)을 형성한다. 몇몇 실시예에서, 도 7의 패터닝 및 에칭과 함께 시드층 구조물(120)의 확대된 결정 격자 구조는, 각 하부 전극 위의 단결정만을 포함하는 시드층 구조물(120)을 초래하며, 이는 형성될 MTJ의 fcc (111) 격자 구조의 품질 개선을 도울 수 있다. 또한, 하부 전극(106), 시드층 구조물(120) 및 재결정화 유도층(209)의 측벽들은 정렬되거나 및/또는 공면을 이루도록 서로 동일한 각도로 테이퍼질 수 있다. 또한, 하부 전극(106), 시드층 구조물(120) 및 재결정화 유도층(209)의 측벽들은 비아(308)의 측벽들에 반대되는 방향으로 기울어져(angled) 있을 수 있다. 예를 들어, 하부 전극(106)의 측벽 각도는 비아(308)의 상부 표면에 대해 대략 80도 내지 90도 일 수 있는 반면, 비아(308)의 측벽 각도는 비아(308)의 상부 표면에 대해 대략 -80도 내지 -90도 일 수 있다.
도 8의 단면도(800)에 도시된 바와 같이, 예를 들면 실리콘 질화물로 제조될 수 있는 패시베이션 또는 CMP 정지층(802)이 구조물 위에 형성된다. 이후, (CMP) 프로세스가 수행된다. CMP 프로세스는, 선택적으로 재결정화 유도층(도 7의 209)을 완전히 또는 부분적으로 제거할 수 있고, 일부 실시예에서, 시드층 구조물(120)을 초기 두께에서부터 0이 아닌 얇은 두께로 박막화시킬 수 있다.
도 9의 단면도(900)에 도시된 바와 같이, 이후 MTJ 스택(102)이 시드층 구조물(120)로부터 성장되며, 예를 들면 질화 티타늄으로 제조되는 상부 전극(108)이 MTJ 스택(102) 위에 형성된다. 전형적으로, MTJ 스택(102)과 상부 전극(108)은 리소그래피 기술을 이용하여 형성되고 패터닝된다.
도 10의 단면도(1000)에 도시된 바와 같이, 로우k 유전체 재료와 같은 절연층(1002)이 상부 전극(108) 위에, 그리고 MTJ 스택(102)의 측벽들을 따라 형성된다.
도 11의 단면도(1100)에 도시된 바와 같이, 화학적 기계적 평탄화(CMP) 프로세스가 상부 전극(108)과 절연층(1002) 상에 수행된다. 상부 절연층(330)이 상부 전극(108)과 절연층(1002) 위에 형성된다. 상부 전극 비아(126)이 상부 전극(108) 위에 형성된다. 소스라인(SL)과 같은 전도성 와이어가 상부 전극 비아(126) 위에 형성된다.
도 12를 참조하면, 도 5 내지 도 11 방법의 몇몇 실시예의 블록 다이어그램(1200)이 제공된다.
1202에서, 하부 전극층은 반도체 기판 위의 상호접속 구조물로 형성된다. 몇몇 실시예에서, 하부 전극층은 TaN 또는 TiN층이고, 몇몇 실시예에서 1202는 앞서 설명된 도 5에 대응할 수 있다.
1204에서, 예를 들면 CrNiFe로 제조되는 다결정 시드층(polycrystalline seed layer)이 하부 전극층 위에 형성된다. 초기 형성 시에는, 다결정 시드층의 결정들은 초기 평균 입도를 나타낸다. 몇몇 실시예에서 1204는 앞서 설명된 도 5에 대응할 수 있다.
1206에서, 예를 들면 NiFe로 제조되는 재결정화 유도층이 다결정 시드층 위에, 그리고 다결정 시드층과 직접 접하여 형성된다. NiFe층 형성물은 다결정층의 재결정화를 유도하여 재결정화된 다결정층을 형성한다. 재결정화된 다결정층의 결정들은, 초기 평균 입도보다 큰, 확대된 평균 입도를 갖는 확대된 결정들을 나타낸다. 몇몇 실시예에서, 1206은 앞서 설명된 도 6에 대응할 수 있다.
1208에서, 재결정화 유도층 위에 마스크가 형성되고, 재결정화 유도층, 재결정화된 다결정층 및 하부 전극층의 일부를 제거하기 위해 마스크 자리에 에칭이 수행된다. 몇몇 실시예에서, 1208은 앞서 설명된 도 7에 대응할 수 있다.
1210에서, 유전체층이 구조물 위에 형성되고 CMP가 수행된다. 몇몇 실시예에서, 1210은 앞서 설명된 도 8에 대응할 수 있다.
1212에서, MTJ 스택과 상부 전극이 재결정화된 다결정층의 상부 표면 위에 형성된다. 이후 MTJ 스택과 상부 전극은 예를 들면 포토리소그래피 기술을 이용하여 패터닝되고 에칭된다. 몇몇 실시예에서, 1212는 앞서 설명된 도 9에 대응할 수 있다.
1214에서, 유전체가 MTJ 스택 및 상부 전극의 상부 표면과 측벽들 위에 형성된다. 몇몇 실시예에서, 1214는 앞서 설명된 도 10에 대응할 수 있다.
1216에서, 예를 들면 도 11과 관련하여 도시되고 설명된 바와 같이, CMP가 수행되고 상부 상호접속 층들이 형성된다.
몇몇 실시예는 반도체 장치에 관한 것이다. 반도체 장치는, 반도체 기판 위에 배치된 하부 전극; 하부 전극 위에 배치된 자기 터널 접합(magnetic tunnel junction, MTJ) 스택; 및 하부 전극을 MTJ 스택으로부터 분리시키는 CrNiFe층 또는 CrNi층을 포함하는 전도성 시드층을 포함한다. 일부 실시예에서, 전도성 시드층은 CrxNi1-x-yFey를 포함하고, x는 0.1 내지 0.5이고 y는 0 내지 0.2이다. 일부 실시예에서, 하부 전극의 상부 표면과 MTJ 스택의 하부 표면 사이로 정의되는 전도성 시드층의 두께는 1nm 내지 3nm이다. 일부 실시예에서, 전도성 시드층은, 하부 전극의 직상부에 배치된 CrNiFe층; 및 CrNiFe층의 상부 표면과 직접 접촉하는 NiFe층을 포함한다. 일부 실시예에서, MTJ 스택은, 전도성 시드층 위에 배치된 하드 바이어스층; 하드 바이어스층 위에 배치된 기준층; 하드 바이어스층을 기준층으로부터 분리시키는 역평행 결합(anti-parallel coupling, APC)층; 기준층 위의 배리어층; 배리어층 위의 자유층; 및 자유층 위에 배치된 캡핑층을 포함한다. 일부 실시예에서, 반도체 장치는 캡핑층 위에 배치된 상부 전극과, 상부 전극 위에 배치된 상부 전극 비아를 더 포함한다. 일부 실시예에서, 하부 전극은 비아 위에 형성되고 비아에 전기적으로 연결(couple)되며, 하부 전극과 전도성 시드층의 측벽들은 비아의 측벽들이 기울어진(angle) 제2 방향에 반대인 제1 방향으로 기울어진다. 일부 실시예에서, 전도성 시드층은 하부 전극과 MTJ 스택 사이의 CrNiFe 단결정(single CrNiFe crystal)만을 포함한다.
몇몇 실시예는 방법에 관한 것이다. 이 방법에서, 하부 전극층을 형성된다. 하부 전극층 위에 다결정 CrNiFe(polycrystalline CrNiFe)층이 형성되며, 다결정 CrNiFe층은 초기 평균 입도를 갖는 CrNiFe 결정들을 포함한다. 다결정 CrNiFe층 위에 다결정 CrNiFe층과 직접 접촉하는 NiFe층이 형성된다. NiFe층은 재결정화된 다결정 CrNiFe층을 형성하기 위해 다결정 CrNiFe층의 재결정화를 유도하며, 재결정화된 다결정 CrNiFe층은 초기 평균 입도보다 큰 확대된 평균 입도를 갖는 확대된 CrNiFe 결정들을 포함한다. 일부 실시예에서, 이 방법은 재결정화된 다결정 CrNiFe층 위에 마스크를 형성하는 단계; 및 패터닝된 재결정화된 다결정 CrNiFe 구조물과 하부 전극 구조물을 형성하기 위해, 재결정화된 다결정 CrNiFe층과 하부 전극층의 일부를 제거하는 단계를 더 포함하고, 패터닝된 재결정화된 다결정 CrNiFe 구조물은 하부 전극 구조물 위의 CrNiFe 단결정으로 이루어진다. 일부 실시예에서, 방법은 재결정화된 다결정 CrNiFe층 위로부터 NiFe층을 제거하고, 재결정화된 다결정 CrNiFe층을 박막화하는 단계; 및 NiFe층이 제거된 이후, 박막화된 재결정화된 다결정 CrNiFe층의 표면과 직접 접촉하는 MTJ 스택을 형성하는 단계를 더 포함한다. 일부 실시예에서, MTJ 스택을 형성하는 단계는, 다결정 CrNiFe층 위에 하드 바이어스층을 형성하는 단계; 하드 바이어스층 위에 역평행 결합(APC)층을 형성하는 단계; APC층 위에 기준층을 형성하는 단계; 기준층 위에 배리어층을 형성하는 단계; 및 배리어층 위에 자유층을 형성하는 단계를 포함한다. 일부 실시예에서, 방법은 MTJ 스택 위에 마스크를 형성하는 단계와, 패터닝된 MTJ 스택이 재결정화된 다결정 CrNiFe층 위에 남아 있도록 MTJ 스택의 일부를 제거하는 단계를 더 포함한다. 일부 실시예에서, 방법은 NiFe층의 상부 표면과 직접 접촉하는 MTJ 스택을 형성하는 단계를 더 포함한다. 일부 실시예에서, 하부 전극층은 비아 위에 형성되고 비아에 전기적으로 연결되며, 재결정화 유도층, 시드층 구조물 및 상기 하부 전극층의 측벽들은 비아의 측벽들에 대해 반대 방향으로 기울어진다.
또한, 다른 몇몇의 실시예는 반도체 장치에 관한 것이다. 반도체 장치는 반도체 기판 위에 배치된 상호접속 구조물을 포함한다. 하부 전극이 상기 상호접속 구조물 내에서 상기 반도체 기판 위에 배치된다. 전도성 시드층이 하부 전극 상에 배치된 CrNiFe층 또는 CrNi층을 포함한다. 자기 터널 접합(MTJ)이 전도성 시드층 위에 배치되며, 전도성 시드층에 의해 하부 전극으로부터 분리된다. 상부 전극이 MTJ 위에 배치된다. 일부 실시예에서, 하부 전극은 상호접속 구조물 내의 비아 위에 형성되고 비아에 전기적으로 연결되며, 재결정화 유도층, 시드층 구조물 및 하부 전극의 측벽들은 비아의 측벽들에 대해 반대 방향으로 기울어진다. 일부 실시예에서, 전도성 시드층은 하부 전극과 MTJ를 분리시키는 CrNiFe 단결정만을 포함한다. 일부 실시예에서, 전도성 시드층은 CrxNi1-x-yFey를 포함하고, x는 0.1 내지 0.5이고 y는 0 내지 0.2이다. 일부 실시예에서, 하부 전극의 상부 표면과 MTJ의 하부 표면 사이로 정의되는 전도성 시드층의 두께는 1nm 내지 3nm이다.
본 발명개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 전술된 발명개시는 여러 개의 실시예들의 특징들을 약술해왔다. 본 발명분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 발명개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들은 본 발명개시의 사상과 범위를 이탈하지 않는다는 것과, 본 발명개시의 사상과 범위를 이탈하지 않고서 당업자가 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.
실시예들
실시예 1. 반도체 장치에 있어서, 반도체 기판 위에 배치된 하부 전극;
상기 하부 전극 위에 배치된 자기 터널 접합(magnetic tunnel junction, MTJ) 스택; 및
상기 하부 전극을 상기 MTJ 스택으로부터 분리시키는 CrNiFe층 또는 CrNi층을 포함하는 전도성 시드층
을 포함하는, 반도체 장치.
실시예 2. 실시예 1에 있어서, 상기 전도성 시드층은 CrxNi1-x-yFey를 포함하고, 상기 x는 0.1 내지 0.5이고, 상기 y는 0 내지 0.2인 것인, 반도체 장치.
실시예 3. 실시예 1에 있어서, 상기 하부 전극의 상부 표면과 상기 MTJ 스택의 하부 표면 사이로 정의되는 상기 전도성 시드층의 두께는 1nm 내지 3nm인 것인, 반도체 장치.
실시예 4. 실시에 1에 있어서, 상기 전도성 시드층은,
상기 하부 전극의 직상부에 배치된 CrNiFe층; 및
상기 CrNiFe층의 상부 표면과 직접 접촉하는 NiFe층을 포함하는 것인, 반도체 장치.
실시예 5. 실시예 1에 있어서, 상기 MTJ 스택은,
상기 전도성 시드층 위에 배치된 하드 바이어스층;
상기 하드 바이어스층 위에 배치된 기준층;
상기 하드 바이어스층을 상기 기준층으로부터 분리시키는 역평행 결합(anti-parallel coupling, APC)층;
상기 기준층 위의 배리어층;
상기 배리어층 위의 자유층; 및
상기 자유층 위에 배치된 캡핑층을 포함하는 것인, 반도체 장치.
실시예 6. 실시예 5에 있어서,
상기 캡핑층 위에 배치된 상부 전극과,
상기 상부 전극 위에 배치된 상부 전극 비아를 더 포함하는, 반도체 장치.
실시예 7. 실시예 1에 있어서, 상기 하부 전극은 비아 위에 형성되고 상기 비아에 전기적으로 연결(couple)되며, 상기 하부 전극과 상기 전도성 시드층의 측벽들은 상기 비아의 측벽들이 기울어진(angle) 제2 방향에 반대인 제1 방향으로 기울어진 것인, 반도체 장치.
실시예 8. 실시예 1에 있어서, 상기 전도성 시드층은 상기 하부 전극과 상기 MTJ 스택 사이의 CrNiFe 단결정(single CrNiFe crystal)만을 포함하는 것인, 반도체 장치.
실시예 9. 방법에 있어서,
하부 전극층을 형성하는 단계;
상기 하부 전극층 위에 다결정 CrNiFe(polycrystalline CrNiFe)층을 형성하는 단계로서, 상기 다결정 CrNiFe층은 초기 평균 입도를 갖는 CrNiFe 결정들을 포함하는 것인, 상기 다결정 CrNiFe층을 형성하는 단계; 및
상기 다결정 CrNiFe층 위에 상기 다결정 CrNiFe층과 직접 접촉하는 NiFe층을 형성하는 단계를 포함하고,
상기 NiFe층을 형성하는 단계는 재결정화된 다결정 CrNiFe층을 형성하기 위해 상기 다결정 CrNiFe층의 재결정화를 유도하며, 상기 재결정화된 다결정 CrNiFe층은 상기 초기 평균 입도보다 큰 확대된 평균 입도를 갖는 확대된 CrNiFe 결정들을 포함하는 것인, 방법.
실시예 10. 실시예 9에 있어서,
상기 재결정화된 다결정 CrNiFe층 위에 마스크를 형성하는 단계; 및
패터닝된 재결정화된 다결정 CrNiFe 구조물과 하부 전극 구조물을 형성하기 위해, 상기 재결정화된 다결정 CrNiFe층과 상기 하부 전극층의 일부를 제거하는 단계를 더 포함하고,
상기 패터닝된 재결정화된 다결정 CrNiFe 구조물은 상기 하부 전극 구조물 위의 CrNiFe 단결정으로 이루어진 것인, 방법.
실시예 11. 실시예 9에 있어서,
상기 재결정화된 다결정 CrNiFe층 위로부터 상기 NiFe층을 제거하고, 상기 재결정화된 다결정 CrNiFe층을 박막화하는 단계; 및
상기 NiFe층이 제거된 이후, 박막화된 상기 재결정화된 다결정 CrNiFe층의 상부 표면과 직접 접촉하는 MTJ 스택을 형성하는 단계를 더 포함하는, 방법.
실시예 12. 실시예 11에 있어서, 상기 MTJ 스택을 형성하는 단계는,
상기 다결정 CrNiFe층 위에 하드 바이어스층을 형성하는 단계;
상기 하드 바이어스층 위에 역평행 결합(APC)층을 형성하는 단계;
상기 APC층 위에 기준층을 형성하는 단계;
상기 기준층 위에 배리어층을 형성하는 단계; 및
상기 배리어층 위에 자유층을 형성하는 단계를 포함하는 것인, 방법.
실시예 13. 실시예 11에 있어서,
상기 MTJ 스택 위에 마스크를 형성하는 단계와, 패터닝된 MTJ 스택이 상기 재결정화된 다결정 CrNiFe층 위에 남아 있도록 상기 MTJ 스택의 일부를 제거하는 단계를 더 포함하는, 방법
실시예 14. 실시예 10에 있어서,
상기 NiFe층의 상부 표면과 직접 접촉하는 MTJ 스택을 형성하는 단계를 더 포함하는, 방법
실시예 15. 실시예 9에 있어서, 상기 하부 전극층은 비아 위에 형성되고 상기 비아에 전기적으로 연결되며, 재결정화 유도층, 시드층 구조물 및 상기 하부 전극층의 측벽들은 상기 비아의 측벽들에 대해 반대 방향으로 기울어진 것인, 방법.
실시예 16. 반도체 장치에 있어서,
반도체 기판;
상기 반도체 기판 위에 배치된 상호접속 구조물;
상기 상호접속 구조물 내에서 상기 반도체 기판 위에 배치된 하부 전극;
상기 하부 전극 상에 배치된 CrNiFe층 또는 CrNi층을 포함하는 전도성 시드층;
상기 전도성 시드층 위에 배치되며, 상기 전도성 시드층에 의해 상기 하부 전극으로부터 분리된 자기 터널 접합(MTJ); 및
상기 MTJ 위에 배치된 상부 전극
을 포함하는, 반도체 장치.
실시예 17. 실시예 16에 있어서, 상기 하부 전극은 상기 상호접속 구조물 내의 비아 위에 형성되고 상기 비아에 전기적으로 연결되며, 재결정화 유도층, 시드층 구조물 및 상기 하부 전극의 측벽들은 상기 비아의 측벽들에 대해 반대 방향으로 기울어진 것인, 반도체 장치.
실시예 18. 실시예 16에 있어서, 상기 전도성 시드층은 상기 하부 전극과 상기 MTJ를 분리시키는 CrNiFe 단결정만을 포함하는 것인, 반도체 장치.
실시예 19. 실시예 16에 있어서, 상기 전도성 시드층은 CrxNi1-x-yFey를 포함하고, 상기 x는 0.1 내지 0.5이고, 상기 y는 0 내지 0.2인 것인, 반도체 장치.
실시예 20. 실시예 16에 있어서,
상기 하부 전극의 상부 표면과 상기 MTJ의 하부 표면 사이로 정의되는 상기 전도성 시드층의 두께는 1nm 내지 3nm인 것인, 반도체 장치.

Claims (10)

  1. 반도체 장치에 있어서,
    반도체 기판 위에 배치된 하부 전극;
    상기 하부 전극 위에 배치된 자기 터널 접합(magnetic tunnel junction, MTJ) 스택; 및
    상기 하부 전극을 상기 MTJ 스택으로부터 분리시키는 CrNiFe층 또는 CrNi층을 포함하는 전도성 시드층
    을 포함하는, 반도체 장치.
  2. 제1항에 있어서, 상기 전도성 시드층은,
    상기 하부 전극의 직상부에 배치된 CrNiFe층; 및
    상기 CrNiFe층의 상부 표면과 직접 접촉하는 NiFe층을 포함하는 것인, 반도체 장치.
  3. 제1항에 있어서, 상기 MTJ 스택은,
    상기 전도성 시드층 위에 배치된 하드 바이어스층;
    상기 하드 바이어스층 위에 배치된 기준층;
    상기 하드 바이어스층을 상기 기준층으로부터 분리시키는 역평행 결합(anti-parallel coupling, APC)층;
    상기 기준층 위의 배리어층;
    상기 배리어층 위의 자유층; 및
    상기 자유층 위에 배치된 캡핑층을 포함하는 것인, 반도체 장치.
  4. 제1항에 있어서, 상기 하부 전극은 비아 위에 형성되고 상기 비아에 전기적으로 연결(couple)되며, 상기 하부 전극과 상기 전도성 시드층의 측벽들은 상기 비아의 측벽들이 기울어진(angle) 제2 방향에 반대인 제1 방향으로 기울어진 것인, 반도체 장치.
  5. 제1항에 있어서, 상기 전도성 시드층은 상기 하부 전극과 상기 MTJ 스택 사이의 CrNiFe 단결정(single CrNiFe crystal)만을 포함하는 것인, 반도체 장치.
  6. 방법에 있어서,
    하부 전극층을 형성하는 단계;
    상기 하부 전극층 위에 다결정 CrNiFe(polycrystalline CrNiFe)층을 형성하는 단계로서, 상기 다결정 CrNiFe층은 초기 평균 입도를 갖는 CrNiFe 결정들을 포함하는 것인, 상기 다결정 CrNiFe층을 형성하는 단계; 및
    상기 다결정 CrNiFe층 위에 상기 다결정 CrNiFe층과 직접 접촉하는 NiFe층을 형성하는 단계를 포함하고,
    상기 NiFe층을 형성하는 단계는 재결정화된 다결정 CrNiFe층을 형성하기 위해 상기 다결정 CrNiFe층의 재결정화를 유도하며, 상기 재결정화된 다결정 CrNiFe층은 상기 초기 평균 입도보다 큰 확대된 평균 입도를 갖는 확대된 CrNiFe 결정들을 포함하는 것인, 방법.
  7. 제6항에 있어서,
    상기 재결정화된 다결정 CrNiFe층 위에 마스크를 형성하는 단계; 및
    패터닝된 재결정화된 다결정 CrNiFe 구조물과 하부 전극 구조물을 형성하기 위해, 상기 재결정화된 다결정 CrNiFe층과 상기 하부 전극층의 일부를 제거하는 단계를 더 포함하고,
    상기 패터닝된 재결정화된 다결정 CrNiFe 구조물은 상기 하부 전극 구조물 위의 CrNiFe 단결정으로 이루어진 것인, 방법.
  8. 제6항에 있어서,
    상기 재결정화된 다결정 CrNiFe층 위로부터 상기 NiFe층을 제거하고, 상기 재결정화된 다결정 CrNiFe층을 박막화하는 단계; 및
    상기 NiFe층이 제거된 이후, 박막화된 상기 재결정화된 다결정 CrNiFe층의 상부 표면과 직접 접촉하는 MTJ 스택을 형성하는 단계를 더 포함하는, 방법.
  9. 제6항에 있어서, 상기 하부 전극층은 비아 위에 형성되고 상기 비아에 전기적으로 연결되며, 재결정화 유도층, 시드층 구조물 및 상기 하부 전극층의 측벽들은 상기 비아의 측벽들에 대해 반대 방향으로 기울어진 것인, 방법.
  10. 반도체 장치에 있어서,
    반도체 기판;
    상기 반도체 기판 위에 배치된 상호접속 구조물;
    상기 상호접속 구조물 내에서 상기 반도체 기판 위에 배치된 하부 전극;
    상기 하부 전극 상에 배치된 CrNiFe층 또는 CrNi층을 포함하는 전도성 시드층;
    상기 전도성 시드층 위에 배치되며, 상기 전도성 시드층에 의해 상기 하부 전극으로부터 분리된 자기 터널 접합(MTJ); 및
    상기 MTJ 위에 배치된 상부 전극
    을 포함하는, 반도체 장치.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112199041B (zh) * 2020-09-24 2022-05-17 浙江驰拓科技有限公司 存储元件、存储电路、数据存取方法及数据存取装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010186869A (ja) * 2009-02-12 2010-08-26 Toshiba Corp 磁気抵抗効果素子及びその製造方法
US20120299134A1 (en) * 2011-05-10 2012-11-29 Magic Technologies, Inc. Co/Ni Multilayers with Improved Out-of-Plane Anisotropy for Magnetic Device Applications
KR20140028757A (ko) * 2012-08-30 2014-03-10 삼성전자주식회사 자기 메모리 소자

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4198900B2 (ja) 2001-07-19 2008-12-17 アルプス電気株式会社 交換結合膜及び前記交換結合膜を用いた磁気検出素子
US7423849B2 (en) * 2005-09-19 2008-09-09 Hitachi Global Sotrage Technologies Netherlands B.V. Magnetoresistive (MR) elements having pinned layers with canted magnetic moments
JP2007299931A (ja) * 2006-04-28 2007-11-15 Toshiba Corp 磁気抵抗効果素子および磁気メモリ
US7535069B2 (en) * 2006-06-14 2009-05-19 International Business Machines Corporation Magnetic tunnel junction with enhanced magnetic switching characteristics
US7488609B1 (en) 2007-11-16 2009-02-10 Hitachi Global Storage Technologies Netherlands B.V. Method for forming an MgO barrier layer in a tunneling magnetoresistive (TMR) device
US8609262B2 (en) * 2009-07-17 2013-12-17 Magic Technologies, Inc. Structure and method to fabricate high performance MTJ devices for spin-transfer torque (STT)-RAM application
US9831421B2 (en) * 2010-09-14 2017-11-28 Avalanche Technology, Inc. Magnetic memory element with composite fixed layer
US8450722B2 (en) * 2011-07-15 2013-05-28 Taiwan Semiconductor Manufacturing Company, Ltd. Magnetoresistive random access memory and method of making the same
US9461094B2 (en) * 2014-07-17 2016-10-04 Qualcomm Incorporated Switching film structure for magnetic random access memory (MRAM) cell
US9640584B2 (en) * 2014-10-02 2017-05-02 Kabushiki Kaisha Toshiba Method of manufacturing a magnetoresistive memory device
US9634237B2 (en) 2014-12-23 2017-04-25 Qualcomm Incorporated Ultrathin perpendicular pinned layer structure for magnetic tunneling junction devices
US10439131B2 (en) 2015-01-15 2019-10-08 Micron Technology, Inc. Methods of forming semiconductor devices including tunnel barrier materials
US9373783B1 (en) 2015-02-20 2016-06-21 International Business Machines Corporation Spin torque transfer MRAM device formed on silicon stud grown by selective epitaxy
US9614143B2 (en) * 2015-06-09 2017-04-04 Qualcomm Incorporated De-integrated trench formation for advanced MRAM integration
US9818935B2 (en) * 2015-06-25 2017-11-14 Taiwan Semiconductor Manufacturing Co., Ltd. Techniques for MRAM MTJ top electrode connection
US10008538B2 (en) * 2015-11-20 2018-06-26 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method of forming the same
US9780299B2 (en) * 2015-11-23 2017-10-03 Headway Technologies, Inc. Multilayer structure for reducing film roughness in magnetic devices
US10431734B2 (en) * 2017-01-24 2019-10-01 Qualcomm Incorporated Engineered barrier layer interface for high speed spin-transfer torque magnetic random access memory

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010186869A (ja) * 2009-02-12 2010-08-26 Toshiba Corp 磁気抵抗効果素子及びその製造方法
US20120299134A1 (en) * 2011-05-10 2012-11-29 Magic Technologies, Inc. Co/Ni Multilayers with Improved Out-of-Plane Anisotropy for Magnetic Device Applications
KR20140028757A (ko) * 2012-08-30 2014-03-10 삼성전자주식회사 자기 메모리 소자

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