CN110957421B - 半导体器件及其制造方法 - Google Patents

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Abstract

一些实施例涉及一种存储器器件。存储器器件包括磁阻随机存取存储器(MRAM)单元，MRAM单元包括磁隧道结(MTJ)。MTJ器件包括层堆叠件，包括设置在衬底上方的底部电极。晶种层设置在底部电极上方。缓冲层设置在底部电极和晶种层之间。缓冲层防止扩散物质从底部电极扩散到晶种层。本发明的实施例还涉及半导体器件及其制造方法。

Description

半导体器件及其制造方法
技术领域
本发明的实施例涉及半导体器件及其制造方法。
背景技术
许多现代电子器件包含电子存储器，诸如硬盘驱动器或随机存取存储器(RAM)。磁随机存取存储器(MRAM)器件包括密集封装的MRAM单元的阵列。在每个MRAM单元中，磁隧道结(MTJ)元件与晶体管集成以存储数据。
发明内容
本发明的实施例提供了一种半导体器件，包括：底部电极，设置在半导体衬底上方；磁隧道结(MTJ)堆叠件，设置在所述底部电极上方；以及导电晶种层，包括将所述底部电极与所述磁隧道结堆叠件分隔开的CrNiFe层或CrNi层。
本发明的另一实施例提供了一种制造半导体器件的方法，包括：形成底部电极层；在所述底部电极层上方形成多晶CrNiFe层，其中，所述多晶CrNiFe层包括具有初始平均晶粒尺寸的CrNiFe晶体；以及在所述多晶CrNiFe层上方形成与所述多晶CrNiFe层直接接触的NiFe层，其中，形成所述NiFe层引起所述多晶CrNiFe层的重结晶，以建立重结晶的多晶CrNiFe层，其中，所述重结晶的多晶CrNiFe层包括增大的CrNiFe晶体，所述增大的CrNiFe晶体具有大于所述初始平均晶粒尺寸的增大的平均晶粒尺寸。
本发明的又一实施例提供了一种半导体器件，包括：半导体衬底；互连结构，设置在所述半导体衬底上方；底部电极，设置在所述互连结构内的所述半导体衬底上方；包括CrNiFe层或CrNi层的导电晶种层，设置在所述底部电极上；磁隧道结(MTJ)，设置在所述导电晶种层上方并且通过所述导电晶种层与所述底部电极分隔开；以及顶部电极，设置在所述磁隧道结上方。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A示出了根据本发明的存储器器件的一些实施例的截面图，存储器器件包括形成在晶种层上方的磁隧道结(MTJ)堆叠件。
图1B示出了说明如何可以改变图1A中的层的磁化以在高电阻状态和低电阻状态之间切换的一些实施例的图。
图2A至图2D示出了根据本发明的形成用于MTJ堆叠件的晶种层的一些实施例的截面图。
图3A示出了根据本发明的包括两个MRAM单元的存储器器件的一些实施例的截面图，MRAM单元的每个具有形成在晶种层上方的磁隧道结(MTJ)。
图3B示出了根据本发明的图3A的存储器器件的一些实施例的顶视图。
图4示出了根据本发明的更详细的存储器器件的一些实施例的截面图，存储器器件包括形成在晶种层上方的MTJ堆叠件。
图5至图11示出了根据本发明的形成包括MRAM单元(具有MTJ)的存储器器件的方法的一些实施例的截面图。
图12示出了根据本发明的流程图格式的方法，示出了在晶种层上方形成MRAM单元的方法的一些实施例。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。如本文使用的，在第二部件上形成第一部件是指形成与第二部件直接接触的第一部件。此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。
磁隧道结(MTJ)堆叠件包括由阻挡层分隔开的第一和第二铁磁膜。其中一个铁磁膜(通常称为“参考层”)具有固定的磁化方向，而另一个铁磁膜(通常称为“自由层”)具有可变的磁化方向。如果参考层和自由层的磁化方向处于平行取向，则电子更可能隧穿阻挡层，使得MTJ堆叠件处于低电阻状态。相反，如果参考层和自由层的磁化方向处于反平行取向，则电子将不太可能隧穿隧道阻挡层，使得MTJ堆叠件处于高电阻状态。因此，MTJ堆叠件可以在两种电阻状态之间切换，具有低电阻的第一状态(RP：参考层和自由层的磁化方向是平行的)和具有高电阻的第二状态(RAP：参考层和自由层的磁化方向是反平行的)。由于这种二元特性，MTJ堆叠件用于存储器单元中以存储数字数据，其中低电阻状态RP对应于第一数据状态(例如，逻辑“0”)，并且高电阻状态RAP对应于第二数据状态(例如，逻辑“1”)。
通常，MTJ堆叠件设置在底部电极和顶部电极之间，并且参考层、自由层和阻挡层被制造为具有(111)取向的面心立方(fcc)结构。为了尝试形成具有这种结构和取向的MTJ堆叠件，MTJ堆叠件从晶种层生长。然而，如在本发明的一些方面中所理解的，从常规晶种层生长MTJ堆叠件导致MTJ堆叠件中的缺陷。例如，传统的MTJ堆叠件每单位面积可以表现出大量的晶界，并且这些晶界使得MTJ堆叠件易受扩散物质(诸如来自底部电极的钽或钌)的影响，例如从底部电极扩散到MTJ堆叠件中。这些晶界还会降低fcc结构的质量和MTJ堆叠件的(111)取向，这会损害MTJ堆叠件的操作特性，特别是在热应力和老化时。因此，除了其他特征之外，本发明提供了呈现出更高质量的晶格结构的晶种层和MTJ堆叠件，这改善了MTJ堆叠件的操作特性(例如，隧道磁阻(TMR)效应)。
图1A示出了根据一些实施例的MTJ器件100。MTJ器件100包括设置在底部电极106和顶部电极108之间的MTJ堆叠件102。MTJ堆叠件102包括参考层110和自由层112，它们由阻挡层114分隔开。参考层110具有固定磁化，而自由层112具有可变磁化，可被切换以在MTJ器件100的两个二元数据状态之间改变。硬偏置层116布置在参考层110下方以固定参考层的磁化。反平行耦合(APC)层118布置在参考层110和硬偏置层116之间。APC层118使得参考层110的磁化与硬偏置层116的磁化相反。
源极线(SL)通过顶部电极108耦合到MTJ堆叠件102的一端，并且位线(BL)通过存取晶体管104耦合到MTJ堆叠件102的相对端。在其他实施例中，BL和源极线可以翻转，使得BL耦合到顶部电极108，并且源极线通过存取晶体管104耦合到底部电极106。因此，将合适的字线(WL)电压施加到存取晶体管104的栅电极将BLJ堆叠件102耦合在BL和SL之间。因此，通过提供合适的偏置条件，MTJ堆叠件102可以在两个电阻状态之间切换以存储数据(参见例如下面进一步讨论的图1B)。
为了允许MTJ堆叠件102的良好结构化形成，晶种层120将底部电极106与MTJ堆叠件102分隔开。晶种层120具有(111)取向的强fcc结构，以帮助MTJ堆叠件102生长以便减少MTJ堆叠件102中的小缺陷(例如，晶界)的存在。这为MTJ提供了比先前可实现的更高质量的fcc(111)晶格并且改善了MTJ堆叠件102的TMR效应。例如，通过限制MTJ堆叠件102中的缺陷，晶种层120有助于防止扩散物质(例如，Ta和/或Ru)从底部电极106扩散到MTJ堆叠件102中。此外，晶种层120改善了MTJ堆叠件102的晶体结构，使得包含晶种层120之上的扩散物质的层的扩散也减少。例如，即使参考层110包括扩散物质(例如，Ta或Ru)，参考层110形成在晶种层120上方(而不是直接在下面的底部电极106上)的事实限制了MTJ堆叠件102的晶格中的缺陷，并且因此限制了扩散物质通过MTJ堆叠件102扩散。这有助于限制扩散物质不利地影响MTJ堆叠件102的TMR，并且有助于限制MTJ性能的降低。
在一些实施例中，晶种层120由CrNi的结晶非磁性二元合金制成，CrNi的顶面为平坦或水平的。在其他实施例中，晶种层120由CrNiFe的结晶非磁性三元合金制成，CrNiFe的顶面为平坦或水平的。例如，在一些情况下，该晶种层120的组分可以是CrxNi1-x-yFey的形式，其中x＝0.1-0.5，y＝0-0.2。此外，晶种层120可以具有强fcc(111)纹理并且非常薄，例如具有1nm至3nm的厚度，这促进了MTJ堆叠件102的良好生长。此外，在一些实施例中，晶种层120可以包括设置在CrNi或CrNiFe的顶面上方的NiFe层。
图1B示出了用于低电阻状态115和高电阻状态117的参考层110、自由层112和硬偏置层116的示例性磁化。当参考层110和自由层112的磁化平行(例如，两者都指向“向上”)时，出现低电阻状态115(RP，可以例如对应于“0”状态)，而当参考层110和自由层112的磁化反平行(例如，一个指向“向上”而另一个指向“向下”)时，出现高电阻状态117(RAP，例如可以对应于“1”状态)。在该示例中，硬偏置层116的磁化指向“向下”，并且参考层110的磁化是“向上”并且反平行于硬偏置层116的磁化。然而，在其他实施例中，硬偏置层116的磁化可以翻转以指向“向上”；只要参考层110的磁化保持与硬偏置层116的磁化反平行(例如，指向“向下”)。此外，尽管图1B示出了磁化垂直于其中设置有硬偏置层116、参考层110和自由层112的平面的示例；在磁化与其中设置有硬偏置层116、参考层110和自由层112的平面平行的平面内MTJ也被认为落入本发明的范围内。例如，硬偏置层116的磁化可以指向“左”，并且参考层110的磁化可以指向“右”；其中自由层112的磁化与参考层110的磁化平行(“右”)或反平行(“左”)。
图2A至图2D示出了如何形成晶种层120的一些实施例的示例。在图2A中，CrNiFe层204沉积在CMP平坦化的氮化钛(TiN)或氮化钽(TaN)底部电极106上方。CrNiFe层204可以通过例如等离子体气相沉积(PVD)形成。CrNiFe层204由CrNiFe晶体206(例如，单独的CrNiFe晶体206a、206b、206c)构成。CrNiFe晶体206具有(111)fcc晶格结构。这些CrNiFe晶体206也具有初始平均晶粒尺寸，CrNiFe晶体的晶粒尺寸是在围绕CrNiFe晶体并且将CrNiFe晶体与其它相邻的CrNiFe晶体分隔开的晶界208之间测量的最大横向距离。例如，第一晶界208a将第一CrNiFe晶体206a与第二CrNiFe晶体206b分隔开；第二晶界208b将第二CrNiFe晶体206b与第三CrNiFe晶体206c分隔开。第一CrNiFe晶体206a具有第一最大横向距离(例如，宽度w1)；第二CrNiFe晶体206b具有第二大的横向距离(例如，宽度w2)；并且第三CrNiFe晶体206c具有第三大横向距离(例如，宽度w3)；晶体206a、206b和206c的初始平均晶粒尺寸为(w1+w2+w3)/3。在一些实施例中，可以用CrNi代替CrNiFe，使得每个单独的晶体是CrNi晶体，晶界将各个CrNi晶体彼此分隔开。
在图2B中，例如使用PVD在CrNiFe层204的上表面上方沉积NiFe层209。沉积NiFe层209以具有强fcc(111)取向。
在图2C中，可以看出，当NiFe层209与下面的CrNiFe层204接触时，NiFe层209诱导CrNiFe层204的初始晶格结构重结晶并且形成CrNiFe层204’的放大的晶格结构。这可以是例如由于CrNiFe层204和NiFe层209之间的晶格失配引起的晶格应变。特别地，NiFe层209将CrNiFe晶体206的平均晶粒尺寸从初始平均晶粒尺寸增大到增大的晶粒尺寸。因此，晶格结构的这种变化减少了CrNiFe层204中的晶界208的数量，并且使得CrNiFe层204的晶格结构为更强的fcc(111)。例如，在一些实施例中，CrNiFe晶体的初始平均晶粒尺寸(基于图2B中的宽度w1、w2和w3)可以是约5nm-20nm，并且在一些实施例中，每个晶粒的外侧壁之间的CrNiFe晶体的增大的平均晶粒尺寸(基于图2C中的最大横向宽度w1’、w2’和w3’)可以在20nm-40nm的范围内，平均晶粒尺寸的增加在5％到120％之间。
参考图2D的左手侧，然后可以将NiFe层209与CrNiFe层204’的上部一起去除，使得CrNiFe层的上表面220被平坦化并且现在对应于图1A中的晶种层120的实施例。在平坦化之后，平坦化的CrNiFe层204”具有强fcc(111)晶格，并且仍具有增大的晶粒尺寸的CrNiFe晶体206。如图1A所示，然后可以形成与CrNiFe层的平坦化上表面直接接触的硬偏置层(例如，图1A中的116)。在一些情况下，图2D中的平坦化程序也“减薄”CrNiFe层，例如，减薄至厚度范围为1nm至5nm，并且在一些实施例中为约2nm。减薄CrNiFe层204有助于减少任何晶界的横向“扩展”，并且还降低CrNiFe层204的电阻。在一些实施例中，图2D的左侧通过执行化学机械平坦化操作来实现(CMP)，由此抛光头在化学浆料存在下旋转的同时施加向下的压力以平坦化CrNiFe层204的上表面220。在其他实施例中，图2D的左侧通过溅射掉NiFe层(图2C中的209)和CrNiFe层(图2C中的204)的上部，通过以非法向角度朝向结构引导离子流并且喷射NiFe层209和CrNiFe层204的原子来实现。如图2D的右手部分所示，在一些情况下，NiFe层209也可以完全或部分地留在适当位置，使得图1A的晶种层120包括CrNiFe层204’(或CrNi层)，NiFe层209位于CrNiFe层204’上面，并且硬偏置层(图1A，116)可以形成为与NiFe层209的上表面直接接触。将NiFe层209留在适当位置具有一个小的缺点，即它倾向于增加最终晶种层的电阻，但是，它也趋于在某种程度上简化制造工艺。例如，可以通过CMP或溅射去除部分NiFe层209。
图3A示出了夹在半导体衬底300上的互连结构320中的MTJ堆叠件102的示意性截面图。下部互连通孔125设置在互连线堆叠件432/434上方，并且由绝缘体层241围绕。底部电极106设置在下部互连通孔125上方。顶部电极108设置在底部电极106上方。底部电极106优选地由5nm厚的氮化钽(TaN)膜制成。顶部电极108优选地由5nm厚的氮化钛(TiN)膜制成。顶部电极通孔126设置在MTJ堆叠件102上方，并且由绝缘体层243围绕。
衬底300可以是例如块状衬底(例如，块状单晶硅衬底)或绝缘体上硅(SOI)衬底。两个存取晶体管410、104设置在衬底300中和/或上方。存取晶体管410、104分别包括栅电极414、416；栅极电介质418、420；和源极/漏极区域424。源极/漏极区域424设置在衬底300内，并且被掺杂以具有第一导电类型，第一导电类型分别与栅极电介质418、420下方的沟道区的第二导电类型相反。栅电极414、416可以是例如掺杂的多晶硅或金属，诸如铝、铜或它们的组合。栅极电介质418、420可以是例如氧化物，诸如二氧化硅、或高k介电材料。
互连结构320布置在衬底300上方并将器件(例如，存取晶体管410、104)彼此耦合。互连结构320包括多个金属间介电(IMD)层(例如，426、428)，以及以交替方式彼此层叠的多个金属化层(例如，432、434)。IMD层426、428可以由例如低k电介质(诸如未掺杂的硅酸盐玻璃)或氧化物(诸如二氧化硅)或极低k介电层制成。金属化层432、434包括金属线，金属线形成在沟槽内，并且可以由金属制成，诸如铜或铝。接触件444从底部金属化层432延伸到源极/漏极区424和/或栅电极414、416；通孔(例如，446)在金属化层432、434之间延伸。接触件444和通孔446可以由金属制成，例如铜或钨。
配置为存储相应数据状态的MTJ堆叠件102布置在相邻金属层之间的互连结构320内。MTJ堆叠件102从底部电极106上方的晶种层120生长。在一些实施例中，晶种层120在每个底部电极106上方呈柱状，其仅为单晶。如图3B的顶视图中所示，在一些情况下，从上方观察，晶种层120可以是圆或圆形的。在其他实施例中，从上方观察，晶种层120可以是正方形、具有圆角的正方形、矩形、具有圆角的矩形或者椭圆形。
图4示出了根据一些实施例的包括MTJ堆叠件102的存储器器件400的更详细示例。MTJ堆叠件102设置在底部电极106和顶部电极108之间。MTJ堆叠件包括晶种层120、硬偏置层116、APC层118、参考层110、阻挡层114、自由层112和覆盖层140。
在一些实施例中，底部电极106包括例如钽(Ta)、氮化钽(TaN)或钌(Ru)。尽管钽和钌是过渡金属，因此导电，但是钽和钌也可以是关于MTJ堆叠件102中的材料的扩散物质。
在一些实施例中，晶种层120包括CrNiFe层204。在一些实施例中，CrNiFe层204由CrNiFe的晶体非磁性三元合金制成，其顶面为平坦或水平的。例如，在一些情况下，该结晶层204的组分可以是CrxNi1-x-yFey的形式，其中x＝0.1-0.5，y＝0-0.2。此外，晶种层120可以具有强fcc(111)纹理并且非常薄，例如具有1nm至3nm的厚度，这促进MTJ堆叠件102的良好生长。在其他实施例中，CrNiFe层204可以由CrNi的非磁性二元合金代替。在一些实施例中，在CrNiFe层204的上表面上方也可以存在任选的NiFe层209。
硬偏置层116是具有受约束或“固定”的磁化方向的铁磁材料。在某些情况下，通过在制造整个芯片之后将芯片暴露于高磁场，可以实现这种“固定的”磁化方向。在一些实施例中，硬偏置层116包括N个重复的Co和铂(Pt)交替层的层叠结构。在一些实施例中，N是大于1的整数，在一些实施例中N是5，在可选实施例中，N在约5和20的范围内，或一些其它合适的数。在所示实施例中，硬偏置层116包括设置在晶种层120的上表面上方并与晶种层120直接接触的第一硬偏置层210、设置在第一硬偏置层210上方的第二硬偏置层212、位于第二硬偏置层212上方的第一钴(Co)层214和设置在第一Co层214上方的第三硬偏置层216。在一些实施例中，第一硬偏置层210由钴镍(CoNi)、钴钯(CoPd)或钴铂(CoPt)构成，或第一硬偏置层210由上述材料的多层堆叠件构成。在一些实施例中，第二硬偏置层212由镍(Ni)、钯(Pd)或铂(Pt)组成。在一些实施例中，第三硬偏置层216由镍(Ni)、钯(Pd)或Pt组成。在一些实施例中，硬偏置层116内的层分别形成为0.3nm的厚度或0.2nm至0.4nm的范围内的厚度。
反平行耦合(APC)层118布置在硬偏置层116上方，并且将硬偏置层116与参考层110分隔开。APC层118确保参考层110的磁化通过交换偏置耦合效应与硬偏置层116的磁化相反。在一些实施例中，APC层118由Ru制成，厚度形成为0.4纳米或在约0.3纳米至约0.5纳米的范围内，或者由铱(Ir)制成，厚度形成为0.5纳米或在约0.4纳米至约0.6纳米的范围内。
参考层110是铁磁层，参考层110也具有“固定”的磁化方向。然而，参考层110的磁化方向与硬偏置层116的磁化方向相反。参考层110包括形成在APC层118上方的第二钴层218以及设置在第二钴层218上方的第一钴铁硼(CoFeB)层222。第一钼(Mo)或钨(W)层224设置在第一CoFeB层222上方，并且第二CoFeB层226设置在第一钼(Mo)或钨(W)层224上方。在一些实施例中，参考层110内的层的厚度分别形成为0.3nm、0.8nm、1nm，或在0.15nm至1.5nm的范围内。
在一些情况下，阻挡层114可以表现为薄介电层或非磁性金属层，将参考层110与自由层112分隔开。在一些实施例中，阻挡层114可以包括无定形阻挡件，诸如氧化铝(AlOx)或氧化钛(TiOx)或结晶阻挡件，诸如氧化锰(MgO)或尖晶石(例如，MgAl2O4)。阻挡层114还可以包括例如氧化铝(例如，Al2O3)、氧化镍、氧化钆、氧化钽、氧化钼、氧化钛、氧化钨等。在铁磁存储器堆叠件是磁隧道结(MTJ)的实施例中，阻挡层114是隧道阻挡层，它足够薄以允许参考层110和自由层112之间的电流的量子力学隧穿。
自由层112能够在两个磁化状态中的一个之间改变其磁化方向，这两个磁化状态对应于存储在存储器单元中的二进制数据状态。在所示实施例中，自由层112包括设置在阻挡层114上方的第三CoFeB层230、设置在第三CoFeB层230上方的第一自由层232以及设置在第一自由层232上方的第四CoFeB层234。在一些实施例中，第一自由层232包括钼(Mo)或钨(W)。在一些实施例中，自由层112内的层的厚度分别形成为0.2nm、1nm，或在0.10nm至1.5nm的范围内。在一些实施例中，自由层112包括铁、钴、镍、铁钴、镍钴、硼化钴铁、硼化铁、铁铂、铁钯等。
在一些环境中也可称为垂直磁各向异性(PMA)保护层的覆盖层140设置在自由层112上方。覆盖层140通常增强MTJ堆叠件的各向异性，或防止它在堆叠件构建时退化。应当理解，覆盖层140可以采用许多形式，因此图4仅仅是一个示例。覆盖层140包括设置在第四CoFeB层234上方的覆盖氧化镁(MgO)层236、设置在覆盖MgO层236上方的覆盖CoFeB层238、设置在覆盖CoFeB层238上方的第一覆盖层240以及设置在第一覆盖层240上方的第二覆盖层242。在一些实施例中，第一覆盖层240包括钼(Mo)或钨(W)。在一些实施例中，覆盖层140内的层的厚度分别形成为0.4nm、0.6nm、2nm，或在0.20nm至3nm的范围内。在一些实施例中，覆盖层140包括钌(Ru)，厚度形成为6nm或在3nm至9nm的范围内。
图5至图11示出了根据本发明的形成包括MRAM单元(包括MTJ)的存储器器件的方法的一些实施例的截面图500-1100。尽管可以参考方法描述图5至图11中所示的截面图500-1100，但是可以理解，图5至图11中所示的结构不限于该方法，而是可以独立于该方法。虽然将图5至图11描述为一系列动作，应当理解，这些动作不是限制性的，因为在其他实施例中动作的顺序可以改变，并且所公开的方法也适用于其他结构。在其他实施例中，可以全部或部分地省略所示出和/或描述的一些动作。
如图5的截面图500所示，互连通孔125形成在第二介电层241内。在互连通孔125上方形成底部电极层106，底部电极层106可以例如由氮化钽制成。在底部电极层106上方形成晶种层前体204，晶种层前体204可以例如由NiCr或NiCrFe制成。晶种层前体204可以通过例如等离子体气相沉积(PVD)形成。晶种层前体204由具有(111)fcc晶格结构的不同晶体构成，并且由最近的相邻晶体之间的晶界分隔开，诸如先前在图2A中所描述的。
如图6的截面图600所示，然后例如通过PVD在晶种层前体上方形成重结晶诱导层209。在一些实施例中，重结晶诱导层209可以包括NiFe，并且可以具有强(111)fcc晶格结构。当重结晶诱导层209与下面的晶种层前体接触时，重结晶诱导层209诱导晶种层前体的初始晶格结构重结晶，从而建立具有层204’的晶种层120，层204’具有增大的晶粒，诸如先前在图2C中所描述的。在一些实施例中，可以部分地或完全地去除重结晶诱导层209，但是作为示例在图7至图11中示出为保留在适当位置。
如图7的截面图700所示，然后在重结晶诱导层209上方形成并图案化例如由氮化钛制成的硬掩模层702。然后在硬掩模层702就位的情况下进行蚀刻以形成底部电极结构106，并且位于底部电极上方的对应于晶种层结构120的柱。在一些实施例中，与图7中的图案化和蚀刻相结合的晶种层结构120的增大晶格结构导致晶种层结构120在每个底部电极上方仅包括单晶，这可有助于改善要形成的MTJ的fcc(111)晶格结构的质量。此外，底部电极106、晶种层结构120和重结晶诱导层209的侧壁可以以彼此相同的角度逐渐变细，以便对准和/或共面。此外，底部电极106、晶种层结构120和重结晶诱导层209的侧壁可以在与通孔125的侧壁相反的方向上成角度。例如，相对于通孔125的顶面，底部电极106的侧壁角度可以是约80度至90度，而相对于通孔125的顶面，通孔125的侧壁角度可以是约负80度至负90度。
如图8的截面图800所示，在该结构上方形成钝化或CMP停止层802，层802例如可以由氮化硅制成。然后执行(CMP)工艺。在一些实施例中，CMP工艺可以可选地完全或部分地去除重结晶诱导层(图7中的209)，并且可以将晶种层结构120从其初始厚度减薄到非零的减薄的厚度。
如图9的截面图900所示，然后从晶种层结构120生长MTJ堆叠件102，并且在MTJ堆叠件102上方形成顶部电极108，顶部电极108例如由氮化钛制成。通常，形成MTJ堆叠件102和顶部电极108，然后使用光刻技术将它们图案化。
如图10的截面图1000所示，然后在顶部电极108上方并沿着MTJ堆叠件102的侧壁形成绝缘体层1002，诸如低k介电材料。
如图11的截面图1100所示，对顶部电极108和绝缘体层1002执行化学机械平坦化(CMP)工艺。在顶部电极108和绝缘体层1002上方形成上部绝缘体层330。在顶部电极108上方形成顶部电极通孔126。在顶部电极通孔126上方形成导线，诸如源极线SL。
参考图12，提供了图5至图11的方法的一些实施例的框图1200。
在1202中，在半导体衬底上方的互连结构中形成底部电极层。在一些实施例中，底部电极层是TaN或TiN层；并且在一些实施例中，1202可以对应于如前所述的图5。
在1204中，在底部电极层上方形成例如由CrNiFe制成的多晶晶种层。当初始形成时，多晶晶种层的晶体表现出初始平均晶粒尺寸。在一些实施例中，1204可以对应于如前所述的图5。
在1206中，在多晶晶种层上方形成与多晶晶种层直接接触的重结晶诱导层，重结晶诱导层例如由NiFe制成。NiFe层的形成引起多晶层的重结晶，以建立重结晶多晶层。重结晶多晶层的晶体表现出增大的晶体，增大的平均晶粒尺寸大于初始平均晶粒尺寸。在一些实施例中，1206可以对应于如前所述的图6。
在1208中，在重结晶诱导层上方形成掩模，并且在掩模就位的情况下，执行蚀刻以去除部分重结晶诱导层、重结晶多晶层和底部电极层。在一些实施例中，1208可以对应于如前所述的图7。
在1210中，在结构上方形成介电层并执行CMP。在一些实施例中，1210可以对应于如前所述的图8。
在1212中，在重结晶多晶层的上表面上方形成MTJ堆叠件和顶部电极。然后使用例如光刻技术对MTJ堆叠件和顶部电极进行图案化和蚀刻。在一些实施例中，1212可以对应于如前所述的图9。
在1214中，在MTJ堆叠件和顶部电极的上表面和侧壁上方形成电介质。在一些实施例中，1214可以对应于如前所述的图10。
在1216中，执行CMP并且形成上部互连层，例如，如先前关于图11中所示和讨论的那样。
一些实施例涉及一种半导体器件，包括：底部电极，设置在半导体衬底上方；磁隧道结(MTJ)堆叠件，设置在底部电极上方；以及导电晶种层，包括设置为将底部电极与MTJ堆叠件分隔开的CrNiFe层或CrNi层。导电晶种层包括CrxNi1-x-yFey，其中x＝0.1-0.5，y＝0-0.2。在一些实施例中，在底部电极的顶面和MTJ堆叠件的底面之间限定的导电晶种层的厚度在1nm和3nm之间。在一些实施例中，导电晶种层包括：CrNiFe层，直接设置在底部电极上；以及NiFe层，与CrNiFe层的顶面直接接触。在一些实施例中，MTJ堆叠件包括：硬偏置层，设置在导电晶种层上方；参考层，设置在硬偏置层上方；反平行耦合(APC)层，将硬偏置层与参考层分隔开；阻挡层，位于参考层上方；自由层，位于阻挡层上方；以及覆盖层，设置在自由层上方。在一些实施例中，半导体器件还包括：顶部电极，设置在覆盖层上方；以及顶部电极通孔，设置在顶部电极上方。在一些实施例中，底部电极形成在通孔上方并且电耦合到通孔，其中底部电极和导电晶种层的侧壁在与第二方向相反的第一方向上成角度，其中通孔的侧壁在第二方向上成角度。在一些实施例中，导电晶种层在底部电极和MTJ堆叠件之间仅包括单CrNiFe晶体。
一些实施例涉及方法。在该方法中，形成底部电极层；在底部电极层上方形成多晶CrNiFe层，其中多晶CrNiFe层包括具有初始平均晶粒尺寸的CrNiFe晶体；以及在多晶CrNiFe层上方形成与多晶CrNiFe层直接接触的NiFe层，其中NiFe层的形成引起多晶CrNiFe层的重结晶，以建立重结晶的多晶CrNiFe层，其中重结晶的多晶CrNiFe层包括增大的CrNiFe晶体，增大的CrNiFe晶体具有大于初始平均晶粒尺寸的增大的平均晶粒尺寸。在一些实施例中，该方法还包括在重结晶的多晶CrNiFe层上方形成掩模；以及去除重结晶的多晶CrNiFe层和底部电极层的部分，以建立图案化的重结晶的多晶CrNiFe结构和底部电极结构，其中图案化的重结晶的多晶CrNiFe结构由底部电极结构上方的单CrNiFe晶体组成。在一些实施例中，该方法还包括从重结晶的多晶CrNiFe层上方去除NiFe层以及减薄重结晶的多晶CrNiFe层；以及在去除NiFe层之后，形成与减薄的重结晶的多晶CrNiFe层的上表面直接接触的MTJ堆叠件。在一些实施例中，形成MTJ堆叠件包括：在多晶CrNiFe层上方形成硬偏置层；在硬偏置层上方形成反平行耦合(APC)层；在APC层上方形成参考层；在参考层上方形成阻挡层；以及在阻挡层上方形成自由层。在一些实施例中，该方法还包括在MTJ堆叠件上方形成掩模，以及去除部分MTJ堆叠件，使得图案化的MTJ堆叠件保留在重结晶的多晶CrNiFe层上方的适当位置。在一些实施例中，该方法还包括形成与NiFe层的上表面直接接触的MTJ堆叠件。在一些实施例中，底部电极层形成在通孔上方并且电耦合到通孔，其中底部电极、晶种层结构和重结晶诱导层的侧壁在与通孔的侧壁相反的方向上成角度。
其他实施例涉及一种半导体器件，包括：互连结构，设置在半导体衬底上方。底部电极设置在互连结构内的半导体衬底上方。包括CrNiFe层或CrNi层的导电晶种层设置在底部电极上。磁隧道结(MTJ)设置在导电晶种层上方并且通过导电晶种层与底部电极分隔开。顶部电极设置在MTJ上方。在一些实施例中，底部电极层形成在互连结构中的通孔上方并且电耦合到通孔，其中底部电极、晶种层结构和重结晶诱导层的侧壁在与通孔的侧壁相反的方向上成角度。在一些实施例中，导电晶种层仅包括将底部电极和MTJ分隔开的单CrNiFe晶体。在一些实施例中，导电晶种层包括CrxNi1-x-yFey，其中x＝0.1-0.5，y＝0-0.2。在一些实施例中，在底部电极的顶面和MTJ堆叠件的底面之间限定的导电晶种层的厚度在1nm和3nm之间。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并且不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (20)

1.一种半导体器件，包括：
底部电极，设置在半导体衬底上方；
磁隧道结堆叠件，设置在所述底部电极上方；以及
导电晶种层，包括将所述底部电极与所述磁隧道结堆叠件分隔开的CrNiFe层或CrNi层，
其中，所述CrNiFe层或者所述CrNi层包括各自具有最大横向宽度的一个或多个晶体，其中所述一个或更多个晶体的平均最大横向宽度超过20nm。
2.根据权利要求1所述的半导体器件，其中，所述导电晶种层包括CrxNi1-x-yFey，其中x＝0.1-0.5，y＝0-0.2。
3.根据权利要求1所述的半导体器件，其中，在所述底部电极的顶面和所述磁隧道结堆叠件的底面之间限定的所述导电晶种层的厚度在1nm和3nm之间。
4.根据权利要求1所述的半导体器件，其中，所述导电晶种层包括：
CrNiFe层，直接设置在所述底部电极上；以及
NiFe层，与所述CrNiFe层的顶面直接接触。
5.根据权利要求1所述的半导体器件，其中，所述磁隧道结堆叠件包括：
硬偏置层，设置在所述导电晶种层上方；
参考层，设置在所述硬偏置层上方；
反平行耦合层，将所述硬偏置层与所述参考层分隔开；
阻挡层，位于所述参考层上方；
自由层，位于所述阻挡层上方；以及
覆盖层，设置在所述自由层上方。
6.根据权利要求5所述的半导体器件，还包括：
顶部电极，设置在所述覆盖层上方；以及
顶部电极通孔，设置在所述顶部电极上方。
7.根据权利要求1所述的半导体器件，还包括具有通孔的介电层，所述介电层设置在所述半导体衬底与所述底部电极之间，其中，所述底部电极形成在所述通孔上方并且电耦合到所述通孔，其中，所述底部电极和所述导电晶种层的侧壁相对于所述通孔的顶表面成正的第一角度，所述通孔的侧壁相对于所述通孔的顶表面成负的第二角度，所述第一角度与所述第二角度相反。
8.根据权利要求1所述的半导体器件，其中，所述导电晶种层在所述底部电极和所述磁隧道结堆叠件之间仅包括单CrNiFe晶体。
9.一种制造半导体器件的方法，包括：
形成底部电极层；
在所述底部电极层上方形成多晶CrNiFe层，其中，所述多晶CrNiFe层包括具有初始平均晶粒尺寸的CrNiFe晶体；以及
在所述多晶CrNiFe层上方形成与所述多晶CrNiFe层直接接触的NiFe层，其中，形成所述NiFe层引起所述多晶CrNiFe层的重结晶，以建立重结晶的多晶CrNiFe层，其中，所述重结晶的多晶CrNiFe层包括增大的CrNiFe晶体，所述增大的CrNiFe晶体具有大于所述初始平均晶粒尺寸的增大的平均晶粒尺寸。
10.根据权利要求9所述的方法，还包括：
在所述重结晶的多晶CrNiFe层上方形成掩模；以及
去除所述重结晶的多晶CrNiFe层和所述底部电极层的部分，以建立图案化的重结晶的多晶CrNiFe结构和底部电极结构，其中，所述图案化的重结晶的多晶CrNiFe结构由所述底部电极结构上方的单CrNiFe晶体组成。
11.根据权利要求9所述的方法，还包括：
从所述重结晶的多晶CrNiFe层上方去除所述NiFe层并且减薄所述重结晶的多晶CrNiFe层；以及
在去除所述NiFe层之后，形成与减薄的重结晶的多晶CrNiFe层的上表面直接接触的磁隧道结堆叠件。
12.根据权利要求11所述的方法，其中，形成所述磁隧道结堆叠件包括：
在所述多晶CrNiFe层上方形成硬偏置层；
在所述硬偏置层上方形成反平行耦合层；
在所述反平行耦合层上方形成参考层；
在所述参考层上方形成阻挡层；以及
在所述阻挡层上方形成自由层。
13.根据权利要求11所述的方法，还包括：
在所述磁隧道结堆叠件上方形成掩模，并且去除部分所述磁隧道结堆叠件，使得图案化的磁隧道结堆叠件保留在所述重结晶的多晶CrNiFe层上方的适当位置。
14.根据权利要求10所述的方法，还包括：
形成与所述NiFe层的上表面直接接触的磁隧道结堆叠件。
15.根据权利要求9所述的方法，其中，所述底部电极层形成在通孔上方并且电耦合到所述通孔，其中，底部电极、晶种层结构和重结晶诱导层的侧壁在与所述通孔的侧壁相反的方向上成角度。
16.一种半导体器件，包括：
半导体衬底；
互连结构，设置在所述半导体衬底上方；
底部电极，设置在所述互连结构内的所述半导体衬底上方；
包括CrNiFe层或CrNi层的导电晶种层，设置在所述底部电极上；
磁隧道结，设置在所述导电晶种层上方并且通过所述导电晶种层与所述底部电极分隔开；以及
顶部电极，设置在所述磁隧道结上方，
其中，所述CrNiFe层或者所述CrNi层包括各自具有最大横向宽度的一个或多个晶体，其中所述一个或更多个晶体的平均最大横向宽度超过20nm。
17.根据权利要求16所述的半导体器件，其中，所述底部电极形成在所述互连结构中的通孔上方并且电耦合到所述通孔，其中，所述底部电极、晶种层结构和重结晶诱导层的侧壁在与所述通孔的侧壁相反的方向上成角度。
18.根据权利要求16所述的半导体器件，其中，所述导电晶种层仅包括将所述底部电极和所述磁隧道结分隔开的单CrNiFe晶体。
19.根据权利要求16所述的半导体器件，其中，所述导电晶种层包括CrxNi1-x-yFey，其中x＝0.1-0.5，y＝0-0.2。
20.根据权利要求16所述的半导体器件，其中，在所述底部电极的顶面和所述磁隧道结的底面之间限定的所述导电晶种层的厚度在1nm和3nm之间。
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