KR100598634B1 - 자기 메모리 유닛 및 자기 메모리 어레이 - Google Patents

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Abstract

본 발명은 자기 메모리 유닛 및 자기 메모리 어레이에 관한 것이다. 상기 자기 메모리 유닛은 제 1 자화 가능 전극, 제 2 자화 가능 전극 및 하나 이상의 나노튜브를 갖는다. 상기 나노튜브는 상기 전극들 사이에 종방향으로 배치되고, 그 제 1 종방향 단부는 제 1 전극에 결합되며 그 제 2 종방향 단부는 제 2 전극에 결합된다. 자기 메모리 어레이는 다수의 자기 메모리 유닛을 갖는다.

Description

자기 메모리 유닛 및 자기 메모리 어레이{MAGNETIC MEMORY UNIT AND MAGNETIC MEMORY ARRAY}
본 발명은 자기 메모리 유닛 및 자기 메모리 어레이에 관한 것이다.
최근 통신 및 정보 기술의 개발로 인해, 메모리 모듈의 커패시턴스 및 신속성에 대한 요구가 점점 더 커지고 있다. 소위 비휘발성 대용량 메모리, 예컨대 하드 디스크, 자기 테이프 또는 광학 메모리는 높은 메모리 용량을 가지며 메가비트 메모리 용량 당 낮은 가격을 갖는다.
그러나, 종래의 실리콘 마이크로일렉트로닉은 소형화가 더욱 진전됨에 따라 한계에 부딪친다. 특히, 종종 트랜지스터를 기초로 하는 비휘발성 메모리 소자를 더욱 소형화시키고 고밀도로 집적하려는 개발은 물리적 문제에 노출된다. 구조물 크기가 80 nm 미만이면, 소자가 양자 효과에 의해 간섭 영향을 받으며, 약 30 nm 미만에서는 그것에 의해 좌우된다. 또한, 칩에 대한 소자 집적 밀도의 증가는 폐열의 현저한 증가를 야기한다.
종래의 반도체 전자 공학의 후속 기술로는 탄소 나노튜브가 공지되어 있다. 이 기술에 대한 개요는 예컨대 [1]에 제시된다. 나노튜브는 단일 벽의 또는 다중 벽의 관형 탄소 화합물이다. 다중 벽의 나노튜브에서는 하나 이상의 내부 나노튜 브가 외부 나노튜브에 의해 동축으로 둘러싸인다. 단일 벽의 나노튜브는 전형적으로 약 1 나노미터의 직경을 가지며, 나노튜브의 길이는 수 백 나노미터일 수 있다. 나노튜브의 단부는 종종 1/2 풀러랜 분자 구조로 되어 있다.
나노튜브의 연장된 n 전자 시스템 및 기하학적 구조는 양호한 도전성을 야기하기 때문에, 나노튜브는 나노미터 범위의 치수를 가진 회로의 구성에 적합하다. [2]에는 탄소 나노튜브의 도전성이 동일한 크기의 금속의 도전성 보다 현저히 크다는 것이 공지되어 있다. 나노튜브의 양호한 도전성으로 인해, 이것은 많은 용도에, 예컨대 집적 회로에서의 전기 접속 기술에, 마이크로일렉트로닉 소자에 그리고 전자 에미터에 적합하다.
그러나, 탄소 나노튜브는 전하 캐리어의 스핀 특성을 이용하는, 자기 전자적 용도와 관련해서 중요한 특성을 갖는다. [3]에는 전도 전자가 탄소 나노튜브 내로 주입되면, 탄소 나노튜브가 스핀 전환 프로세스 없이 큰 치수에 걸쳐 전도 전자의 스핀을 이송하는 것이 공지되어 있다. 예컨대 강자성 도체를 기초로 분극된 스핀을 가진 전도 전자가 탄소 나노튜브 내로 주입되면, 탄소 나노튜브 내의 전도 전자의 스핀 방위는 약 250 nm의 경로 길이에 걸쳐 유지된다. 상기 특성적 경로 길이는 스핀 간섭성 길이라고 한다. 또한, 탄소 나노튜브에서는 포논 및 격자 에러에서 전도 전자의 비교적 적은 표유가 일어나고, 탄성 표유 길이는 약 60 nm 이다.
소형화된 비휘발성 메모리의 제조를 위한 중요한 컨셉은 소위 MRAM(Magnetic Random Access Memory)이다. MRAM의 동작 원리는 자이언트 자기저항 효과(XMR 효과)를 기초로 하며, 그 원리는 [4]에 개시되어 있다. XMR 효과는 2개의 강자성 층 이 얇은 비 강자성 중간층에 의해 분리된 구조물에서 관찰될 수 있다. 2개의 강자성 층의 자화 방향이 서로 역평행하면, 다수 스핀 캐리어는 제 1 강자성 층으로부터 중간층을 거쳐 제 2 강자성 층으로 통과하는 동안 소수 스핀 캐리어로 된다. 다수 전하 캐리어는 강자성 우선 방향에 상응하는 스핀 방위를 가진 전도 전자이다. 달리 표현하면, 제 2 강자성 층의 다수 스핀 캐리어를 차지하는 제 2 강자성 층에서 스핀 우선 방향은 제 1 강자성 층의 다수 스핀 캐리어를 차지하는 제 1 강자성 층에서 스핀 우선 방향에 대해 역평행하다. 따라서, 2개의 강자성 층의 방위가 서로 역평행하면, 전기 저항은 2개의 강자성 층의 자화가 평행한 경우에 비해 현저히 크다. 2개의 층의 자화 벡터의 방위에 대한 전기 저항의 의존성에 대한 이유는 스핀에 의존하는 터널 효과이다. 2개의 층 간의 순방향 전류는 제 2 층의 전도대 내의 자유 상태의 이용 가능성에 의해 결정된다. 자화 방향이 서로 평행하면, 제 1 강자성 층에서 예컨대 바람직하게는 "스핀-업" 상태에 있는 전자 스핀이 제 2 강자성 층 내의 "스핀-업" 전자에 대한 상응하는 대역에서 많은 수의 자유 상태를 얻기 때문에, 많은 터널 전류가 흐른다. 방위가 서로 역평행하면, 에너지대는 페르미 에지에서 "스핀-업"을 가진 전자가 터널링할 수 있는 충분히 많은 자유 상태가 주어지지 않도록 서로 이동된다. 상기 터널 전류는 이 경우 적으며 층 배치는 높은 옴 저항을 갖는다. 따라서, 예컨대 외부 자계에 의해 강제된 자화의 평행 방위는 XMR 효과, 즉 전기 저항의 현저한 감소를 야기한다.
2개의 강자성 층 사이의 중간 영역이 비자성 층, 예컨대 전기 절연 터널 배리어일 수 있다는 것이 중요하다. 이 경우, "터널링 자기 저항"(TMR-효과)이 나타 난다. MRAM에서 TMR 효과가 이용된다. 달리 표현하면, 양자역학적 터널 효과가 자이언트 자기저항 효과와 결합된다. MRAM은 저장된 정보의 비휘발성을 특징으로 하기 때문에 휴대용 제품(디지탈 카메라. 지능 칩 카드)과 같은 새로운 시장 부문을 개척한다.
이하, 도 1을 참고로 MRAM 메모리 소자의 동작 원리를 설명한다. 도 1에 도시된 MRAM 메모리 유닛(100)은 약한 자성 전극(101), 강한 자성 전극(102) 및 그 사이에 배치된 터널 층(103)을 포함한다.
이하에서, 강한 자성(또는 자기적으로 경성) 재료는 히스테리시스 곡선, 즉 자화와 자계 세기 사이의 관계가 작은 면을 포함하는 히스테리시스 곡선을 가진 약한 자성(또는 자기적으로 연성) 재료에서 보다 큰 면을 포함하는 재료를 의미한다. 일반적으로, 강한 자성 재료의 잔류 자기 및 보자력은 약한 자성 재료 보다 크다. 달리 표현하면, 약한 자성 재료의 자화 반전을 위해서는 작은 작업이 수행되어야 하는 한편, 강한 자성 재료의 자화 반전을 위해서는 큰 작업이 수행되어야 한다. 강한 자성 전극(102)의 자화 반전을 위해, 큰 작업 또는 강한 외부 자계가 필요하기 때문에, 강한 자성 전극(102)에서 한번 정해진 자화 방향(도 1에서 화살표(102a)로 도시됨)은 극도로 높은 자계 없이는 영구히 유지된다. 약한 자성 전극(101)은 작은 작업에 의해서도 또는 낮은 외부 자계에 의해서도 자화 반전될 수 있기 때문에, 도 1에서 실선 화살표(101a)으로 도시된 순시적으로 주어지는 자화 방향은 작은 외부 자계에 의해서도 도 1에 파선 화살표(101b)로 도시된 반대 자화 방향으로 반전될 수 있다.
도 1에 도시된 시나리오에서, 약한 자성 전극(101)과 강한 자성 전극(102)의 자화 방향은 서로 역평행하게 배치된다. 상기 시나리오에 따라 도전 리드선(104)에 의해 약한 자성 전극(101)과 강한 자성 전극(102) 사이에 전압이 인가되면, 자이언트 자기저항 효과로 인해 약한 자성 적극(101)과 강한 자성 전극(102) 사이의 순방향 전류가 적다. 강한 자성 전극(102)의 자화 방향이 영향을 받지 않도록 하기에 충분할 정도로 작은 한편, 약한 자성 전극(101)의 자화 방향이 반전되도록 하기에 충분할 정도로 큰, 자계의 인가에 의해, 약한 자성 전극(101)과 강한 자성 전극(102)의 자화 방향이 일치할 수 있다. 자이언트 자기저항 효과로 인해, 도전 리드선(104)에 전압이 인가될 때 약한 자성 전극(101)과 강한 자성 전극(102) 사이에 큰 전류가 흐른다. 전극들(101, 102) 사이의 큰 전류 흐름은 예컨대 논리 값 "1"로 해석될 수 있는 한편, 전극들(101, 102) 사이의 작은 전류 흐름은 논리 값 "0"으로 해석될 수 있다. 따라서, MRAM 메모리 유닛(100)에 1 비트의 데이터 량이 저장될 수 있다.
그러나, 도 1에 도시된 MRAM 메모리 유닛(100)은 일련의 단점을 갖는다. 터널 층(103)은 종종 약 1.5 nm 두께의 알루미늄 산화물 층(Al2O3)으로 형성된다. 스퍼터링된 알루미늄 층의 균일한 산화는 기술적으로 어렵다. 따라서, 터널 층(103)의 제조는 어렵고 많은 비용을 필요로 한다. 또한, 터널 층(103)의 두께는 전도 전자의 충분히 많은 양이 표유 프로세스 없이 터널 층(103)을 횡단할 수 있도록 충분히 얇게 선택되어야 한다. 달리 표현하면, 터널 층(103)을 통과할 때 스핀 방위 가 유지되기 위해, 터널 층(103)의 두께는 전자의 평균 표유 길이 보다 작아야 한다. 종래의 MRAM에서는 터널 층(103)의 두께가 통상적으로 0.5 nm 내지 3 nm이다. 그러나, MRAM 메모리 유닛(100)에 1 비트를 기록하기 위해, 약한 자성 전극(101)이 자화 반전되어야 하며, 이로 인해 강한 자성 전극(102)이 자화 반전되어서는 안된다. 터널 층(103)의 두께 및 그에 따라 약한 자성 전극(101)과 강한 자성 전극(102) 사이의 간격이 충분히 큰 터널 전류의 필요성으로 인해 상부로 제한되기 때문에, 선행 기술에 공지된 MRAM 메모리 유닛(100)에 따라 약한 자성 전극(101)에 1 비트의 기록시 강한 자성 전극(102)은 이것을 위해 인가되는 외부 자계에 의해 부정적 영향을 받을 수 있다. 즉, 예컨대 (부분적으로) 자화 반전된다. 또한, 약한 자성 전극(101)의 자화 또는 강한 자성 전극(102)의 자화는 각각 전극들(101, 102) 사이의 간격 증가에 따라 감소되는 자계를 발생시킨다. 2개의 전극(101, 102)이 스핀 방위를 유지하면서 충분히 큰 터널 전류를 보장할 목적으로 비교적 가까이 인접하기 때문에, 약한 자성 전극(101)과 강한 자성 전극(102)에 의해 발생되는 자계 사이의 자기적 상호 작용이 가능하다. 이러한 상호 작용은 전극들(101,102)의 자화 방향에 영향을 준다. 이것은 바람직하지 않는데, 그 이유는 이로 인해 MRAM 메모리 유닛(100)내로 프로그래밍된 1 비트의 데이터 량이 사라질 위험이 있기 때문이다. 상기 효과는 MRAM 메모리 유닛(100)의 홀드 시간을 단축시킨다.
또한, 터널 층(103)은 MRAM 메모리 유닛(100)의 높은 집적 밀도를 얻기 위해 메모리 어레이에서 가급적 작은 표면을 차지해야 한다. 도 1에 도시된 터널 층(약 1.5 nm 두께의 알루미늄 산화물 층)은 횡단면 당 약 1 MΩ nm-2 내지 약 40 GΩ nm-2의 전기 저항을 갖는다. MRAM 메모리 유닛(100)의 1차원 폭이 약 100 nm의 크기에 미달하면, 매우 큰 터널 저항이 얻어진다. 그러나, 높은 터널 저항은 MRAM 메모리 유닛(100)의 RC-시간을 증가시킨다. 메모리 유닛(100)의 RC-시간은 MRAM 메모리 유닛(100)의 판독 시간에 대한 척도이다. 즉, MRAM 메모리 유닛(100)에 저장된 데이터 량을 판독하는데 필요한 시간에 대한 척도이다. 터널 층(103)의 높은 전기 저항은 MRAM 메모리 유닛(100)에 대한 느린 액세스 시간 또는 메모리 어레이 상에서 메모리 유닛(100)의 낮은 집적 밀도를 야기한다. 이러한 기술적 제한은 단점을 갖는다.
[6]에는 자기 메모리 매체에 저장된 정보를 판독하기 위한 판독 헤드가 공지되어 있으며, 상기 판독 헤드는 탄소 나노튜브에 의해 분리된 2개의 강자성 층을 갖는다. 상기 층들은 충분히 큰 외부 자계에 의해 서로 평행한 자화 방향을 갖도록 설계된다. 상기 외부 자계의 차단 시, 상기 자화 방향은 서로 역평행한 방위로 되돌아간다.
[7]에는 강자성 층들 사이에 터널 배리어를 가진 MRAM이 개시되어 있는데, 여기서 강자성 층들 중 하나의 자화 방향은 외부 자계에 의해 설정될 수 있다. [8]에는 비휘발성 자기 메모리 셀의 터널 배리어로서 적합한 재료가 개시되어 있다.
본 발명의 목적은 단축된 액세스 시간과, 큰 홀드 시간 및 높은 집적 밀도를 가진 비휘발성 자기 메모리 유닛을 형성하는 것이다.
상기 목적은 독립 청구항의 특징을 가진 자기 메모리 유닛 및 자기 메모리 어레이에 의해 달성된다.
본 발명에 따른 자기 메모리 유닛은 제 1 자화 가능 전극, 제 2 자화 가능 전극 및 하나 이상의 나노튜브를 포함하고, 상기 나노튜브는 상기 전극들 사이에 종방향으로 배치되며 그 제 1 종방향 단부가 제 1 전극에 그리고 그 제 2 종방향 단부가 제 2 전극에 결합된다.
상기 하나 이상의 나노튜브는 바람직하게는 탄소 나노튜브이다. 바람직하게는 본 발명의 자기 메모리 유닛에서 2개의 전극은 1 nm 내지 300 nm의 간격으로 배치된다.
본 발명의 자기 메모리 유닛은 일련의 장점을 갖는다. 공지된 MRAM 메모리 유닛에 비한 큰 장점은 제 1 자화 가능 전극과 제 2 자화 가능 전극 사이의 결합을 형성하는 나노튜브가 1 nm 내지 1000 nm의 긴 길이를 갖는다는 것이다. 선행 기술에 따른 MRAM 메모리 유닛은 통상 1.5 nm의 두께를 가진 터널 층을 갖는다. 본 발명에 따른 자기 메모리 유닛의 나노튜브의 길이가 1000 nm 까지 커질 수 있기 때문에, 제 1 자화 가능 전극과 제 2 자화 가능 전극이 선행 기술에서 통상적인 것 보다 더 멀리 서로 공간적으로 이격된다. 자기 메모리 유닛의 상기 기능에 따라 제 1 자화 가능 전극과 제 2 자화 가능 전극은 각각 양 및 방향에 따라 규정된 자화를 가지며, 상기 자화가 서로 가급적 적게 영향을 미치는 것이 바람직하다. 자화된 층들에 의해 발생된 자계는 자기 층으로부터 간격 증가에 따라 감소된다. 따라서, 본 발명의 자기 메모리 유닛의 제 1 또는 제 2 자화 가능 전극의 자계 세기는 전극들로부터 간격 증가에 따라 감소된다.
제 1 자화 가능 전극이 1000 nm 까지의 긴 나노튜브 길이로 인해 제 2 자화 가능 전극으로부터 충분히 멀리 이격되기 때문에, 본 발명에 따라 제 1 자화 가능 전극 또는 제 2 자화 가능 전극에 의해 발생된 자계 사이의 상호 작용이 선행 기술에 비해 감소된다.
전술한 바와 같이, 선행 기술에 따라 자화 가능 전극들 사이의 터널 층의 두께가 산화물 터널 층에 제기되는 물리적 요구 조건으로 인해, 특히 그 두께에 정비례하는 산화물 터널층의 큰 전기 저항으로 인해, 상부로 제한된다. 이러한 제한은, 기본적으로 터널 층 대신에 자화 가능 전극들 사이의 커플링 유닛으로서 나노튜브가 사용됨으로써 피해진다. 그 이유는 전도 전자가 탄소 나노튜브를 통과할 때 2개의 표유 프로세스 사이의 평균 자유 경로 길이가 산화물 터널 층의 경우 보다 훨씬 더 크기 때문이다. 자화 가능 전극들 사이의 전도 전자의 스핀 정보가 표유 프로세스로 인해 사라지지 않도록 하기 위해, 자화 가능 전극들 사이의 커플링 유닛의 두께는 평균 자유 경로 길이 보다 작게 선택되어야 한다. 자화 가능 전극들 사이의 커플링 유닛으로서 탄소 나노튜브의 선택으로 인해 자화 가능 전극들 사이의 충분히 큰 공간적 간격은 자화 가능 전극들의 상호 불리한 영향을 방지한다. 따라서, 자기 메모리 유닛에 저장된 1 비트의 데이터 량이 코딩되는, 자화 가능 전극의 자화 방향이 긴 시간에 걸쳐 확실하게 유지되고 자화 가능 전극들 사이의 불 리한 상호 작용에 의해 제한되지 않는다. 따라서, 본 발명에 따른 자기 메모리 유닛은 긴 홀드 시간을 갖는다. 홀드 시간은 자기 메모리 유닛에 저장되는 정보가 유지되는 시간을 말한다.
또한, 자기 메모리 유닛에 저장 가능한 정보가 자화 가능 전극에 외부 자계의 인가에 의해 자기 메모리 유닛 내로 저장될 수 있다. 이 경우, 상기 외부 자계는 단 하나의, 즉 소정 자화 전극에만 영향을 줌으로써, 그 자화 방향이 설정될 수 있어야 한다. 이에 반해, 메모리 유닛의 다른 자화 가능 전극은 1 비트의 데이터 량을 저장하기 위해 자기 메모리 유닛에 인가될 외부 자계에 의해 영향을 받지 않아야 한다. 이러한 외부 자계는 상기 외부 자계를 발생시키기 위한 수단(예컨대, 전류가 흐르는 도체)으로부터 간격의 증가에 따라 감소되므로, 본 발명에 따라 외부 자계에 의해 자화 반전되지 않아야 하는 다른 자화 가능 전극의 바람직하지 않은 영향이 피해진다. 이로 인해, 자화 정보가 적합하게 선택된 외부 자계에 의해 자화 가능 전극 중 하나 내로 확실하게 저장될 수 있고, 다른 자화 가능 전극에 대한 불리한 영향을 염려할 필요가 없다.
본 발명에 따른 자기 메모리 유닛의 또 다른 장점은 통상 1 nm 내지 30 nm인 나노튜브의 작은 직경에 있다. 선행 기술에 따른 MRAM 메모리 유닛은 전술한 바와 같이 MRAM 메모리 어레이에서 MRAM 메모리 유닛의 집적 밀도와 관련한 기술적 한계를 갖는데, 그 이유는 터널 배리어가 100 nm x 100 nm 보다 작은 횡단면에서 매우 높은 터널 저항을 갖기 때문이다. 상기 높은 터널 저항은 RC-시간 및 MRAM 메모리 유닛의 특성적 판독 시간에 불리하게 작용한다. 자기 메모리 어레이에서 자기 메 모리 유닛의 집적 밀도와 관련한 상기 기술적 한계는 본 발명에 따라 현저히 개선된다. 1 nm 내지 3 nm의 통상의 직경을 가진 나노튜브는 상기 나노튜브의 높은 도전성으로 인해 충분히 낮은 전기 저항을 가짐으로써, RC-시간 및 자기 메모리 유닛의 판독 시간이 충분히 작게 유지된다. 따라서, 제 1 자화 가능 전극과 제 2 자화 가능 전극 사이의 커플링 유닛으로서 나노튜브의 사용에 의해, 자기 메모리 어레이에서 자기 메모리 유닛의 집적 밀도와 관련한 상기 기술적 한계가 선행 기술에 비해 수 차수만큼 개선된다. 나노튜브에 의해 주어진 기술적 한계는 1 nm x 1 nm 내지 30 nm x 30 nm의 나노튜브 횡단면에서 주어진다. 이로 인해, 본 발명에 따라 높은 집적 밀도를 가진 자기 메모리 소자를 제공하기 위한 기본 조건이 개선된다.
바람직하게는 자기 메모리 유닛의 하나 이상의 나노튜브가 양자역학적 터널 콘택을 형성하도록 설계되고, 2개의 전극 사이를 흐르는 전하 캐리어의 스핀 상태가 적어도 부분적으로 유지된다.
탄소 나노튜브가 전술한 바와 같이 약 250 nm의 긴 스핀 간섭성 길이(참조 [3])를 갖기 때문에, 예컨대 강자성 자화 가능 전극에서 나노튜브를 통해 흐르는 전도 전자에 인가되었던 스핀 정보가 나노 튜브를 통과하는 동안 스핀 간섭성 길이 의 치수에 걸쳐 유지된다. 달리 표현하면, 전도 전자가 스핀 전환 프로세스(스핀 플립) 없이 약 250 nm의 치수에 걸쳐 탄소 나노튜브를 통과한다. 또한, 탄소 나노튜브에서 전도 전자에 대한 2개의 표유 프로세스 사이의 평균 자유 경로 길이가 크다. 2개의 연속하는 표유 프로세스 사이의 상기 큰 평균 자유 경로 길이로 인해 그리고 탄소 나노튜브의 통과시 분극된 전도 전자에 대한 긴 스핀 간섭성 길이로 인해, 탄소 나노튜브는 XMR 효과가 발생해야 하는 제 1 자화 가능 전극과 제 2 자화 가능 전극 사이의 커플링 유닛으로서 특히 적합하다. 상기 자기 메모리 유닛의 작동 시에, 자화된 전극에 의해 상기 전도 전자에 주어지는 스핀 방위를 가진 전도 전자가 탄소 나노튜브 내로 결합되면, 상기 전도 전자는 스핀 전환 프로세스 없이, 250 nm의 치수에 걸쳐 상기 스핀 정보를 제 2 자화 가능 전극으로 이송한다. 달리 표현하면, 탄소 나노튜브의 통과시 상기 스핀 정보가 사라지지 않는다. 상기 자기 메모리 유닛과 관련해서 탄소 나노튜브의 사용에 의해, 2개의 자화 가능 전극들사이에 저장된 1 비트의 정보가 에러 없이 판독될 수 있다. 두 전극의 자화 방향이 상이하면, 상기 두 자화 가능 전극 사이의 전기 저항은 크고 (XMR-효과), 자화 가능 전극 사이의 순방향 전류는 전압의 고정 인가시 작다. 2개의 자화 가능 전극의 자화 방향이 동일하면, 자화 가능 전극들 사이의 전기 저항은 서로 역평행한 자화 방향을 가진 전술한 2개의 전극의 경우 보다 작고, 전압의 고정 인가시 2개의 자화 가능 전극 사이의 순방향 전류는 서로 역평행한 자화 방향을 가진 전술한 2개의 전극의 경우 보다 크다. 그러나, 두 전극의 자화의 상대 방위에 대한 전기 저항의 이러한 유의적 의존성은 나노튜브의 통과 동안 전도 전자의 스핀 정보가 변하면 변조될 것이다. 이것은 긴 스핀 간섭성 길이로 인해 피해지기 때문에, 탄소 나노튜브는 자기 메모리 유닛에서 제 1 자화 가능 전극과 제 2 자화 가능 전극 사이의 커플링 유닛으로서 특히 적합하다. 이로 인해, 본 발명에 따라 자기 메모리 유닛에 저장된 데이터 량의 판독 시에 신호 대 잡음 비가 커진다.
바람직하게는 자기 메모리 유닛에서 제 1 전극은 제 1 자성 재료를 그리고 제 2 전극은 제 2 자성 재료를 가지며, 상기 2개의 재료는 상이한 자기적 경도를 갖고 소위 다층으로 형성될 수 있다. 상기 2개의 전극은 각각 나노튜브의 종축에 대해 수직으로 배치된 자화 가능 층이다.
전술한 바와 같이, 강한 자성 재료는 히스테리시스 곡선 아래 큰 면을 가진 재료를 의미하므로, 이러한 재료는 자화 반전되기 어렵다. 이에 반해, 약한 자성 재료는 작은 면을 포함하는 히스테리시스 곡선을 가지므로, 그러한 재료는 작은 외부 자계에 의해서도 자화 반전될 수 있다. 이 경우, 자화 반전을 위한 작업이 작다.
자기 메모리 유닛의 자화 가능 전극 중 하나는 약한 자성 재료로 제조된다. 상기 전극의 자화 방향은 작은 외부 자계의 인가에 의해 반전될 수 있으므로, 약한 자성 전극의 자화 방향의 설정에 의해, 자기 메모리 유닛에 저장된 정보가 기록되거나 소거될 수 있다. 이에 반해, 자기 메모리 유닛의 강한 자성 전극 내로는 충분히 큰 외부 자계에 의해 특정 자화 방향이 한번 인가된 다음, 영구적으로 일정하게 유지된다. 대안으로서, 자화가 교환 상호 작용에 의해 또는 형상 이방성에 의해 이루어질 수 있다.
자화 가능 전극 중 하나에 대한 약한 자성 재료로는 종종 철 또는 철-니켈 합금이 사용된다. 강한 자성 전극의 재료로는 종종 코발트가 사용된다. 본 발명의 장점은 상이한 자성 경도를 가진 제 1 자성 재료 또는 제 2 자성 재료로 적합한 재료인 철, 니켈, 코발트가 탄소 나노튜브의 성장에 특히 적합한 재료라는 것이다. 탄소 나노튜브는 바람직하게는 탄소 나노튜브의 성장을 위한 촉매 활성 재료, 예컨 대 철, 니켈 또는 코발트 상에서 성장한다. 따라서, 제 1 자화 가능 전극 또는 제 2 자화 가능 전극의 재료로서 적합한 재료가 상기 재료로 제조된 전극들 사이에 탄소 나노튜브를 삽입하기에 특히 적합하다. 따라서, 본 발명의 자기 메모리 유닛은 합리적인 비용으로 제조될 수 있고 그 사이에 삽입될 탄소 나노튜브는 높은 품질로 제조될 수 있다.
전술한 바와 같이, 선행 기술에 따른 MRAM 메모리 유닛은 터널 층의 높은 터널 저항 및 높은 RC-시상수로 인해 종종 느리다. MRAM 메모리 유닛에 저장된 데이터 량의 판독을 위해 필요한 시간은 MRAM 메모리 유닛의 RC-시간에 의해 주어진다. 본 발명에 따라 상기 메모리 유닛의 전기 저항은 2개의 자화 가능 전극 사이의 커플링 유닛으로서 탄소 나노튜브의 사용에 의해 감소되며, 따라서 RC-시간이 감소됨으로써 메모리 소자의 신속성도 증가된다. 탄소 나노튜브의 매우 높은 전도성으로 인해, 탄소 나노튜브의 저항이 클리칭 상수(Rk=25.8kΩ)의 크기 내에 놓인다. 자기 메모리 유닛의 등가 회로는 커패시턴스 C를 가진 커패시터 및 값 R을 가진 옴 저항을 갖는다. 상기 R과 C의 적은 자기 메모리 유닛에 저장된 데이터 량의 판독 시간에 대한 척도로서 해석될 수 있다. 본 발명에 따라 제 1 자화 가능 전극과 제 2 자화 가능 전극 사이의 커플링 소자의 전기 저항이 선행 기술에 따른 터널 층의 전기 저항에 비해 현저히 감소되기 때문에, RC-시간이 감소되고, 따라서 단축된 판독 시간으로 작동 가능한 자기 메모리 유닛이 제공된다.
또한, 본 발명에 따라 다수의 전술한 자기 메모리 유닛을 가진 자기 메모리 어레이가 제공된다.
이하, 본 발명에 따른 메모리 유닛을 포함하는 본 발명에 따른 메모리 어레이를 상세히 설명한다. 메모리 유닛의 실시예는 메모리 유닛을 포함하는 메모리 어레이에도 적용된다.
바람직하게는 메모리 유닛은 제 1 격자 축과 제 2 격자 축에 의해 결정되는 2차원 격자의 교차점에 배치된다. 자기 메모리 어레이에서, 제 1 격자 축에 대해 평행한 선을 따라 배치된 제 1 전극이 제 1 도체 트랙에 결합된다. 또한, 제 2 격자 축에 대해 평행한 선을 따라 배치된 제 2 전극이 제 2 도체 트랙에 결합된다. 달리 표현하면, 다수의 서로 평행하게 배치된 제 1 도체 트랙이 2차원 격자의 제 1 격자 축을 따라 연장되도록 설계된다. 바람직하게는 상기 제 1 격자 축에 대해 수직으로 제 2 격자 축이 연장되고, 상기 제 2 격자 축을 따라 다수의 서로 평행하게 배치된 제 2 도체 트랙이 연장된다. 평면도에서, 제 1 도체 트랙 및 제 2 도체 트랙은 2차원 격자를 형성한다. 물론, 바람직하게는 제 1 도체 트랙은 제 1 평면에 제공되고, 제 2 도체 트랙은 상기 제 1 평면에 대해 평행하고 상기 제 1 평면에 대해 간격을 두고 배치된 제 2 평면에 제공된다. 제 1 도체 트랙 중 하나과 제 2 도체 트랙 중 하나의 각각의 교차점에, 전술한 바와 같은 자기 메모리 유닛이 배치된다. 제 1 자화 가능 전극은 제 1 도체 트랙에 결합되고, 제 2 자화 가능 전극은 제 2 도체 트랙에 결합되며, 제 1 자화 가능 전극은 하나 이상의 나노튜브에 의해 제 2 자화 가능 전극에 결합된다. 상기 하나 이상의 나노튜브는 바람직하게는 제 1 도체 트랙에 대해 수직인 그리고 제 2 도체 트랙에 대해 수직인 방향으로 연장된 다.
상기 방식으로, 큰 데이터 량이 높은 집적 밀도로 짧은 액세스 시간에 저장될 수 있는 자기 메모리 어레이가 제공된다.
본 발명에 따른 자기 메모리 어레이에서 바람직하게는 제 1 격자 축에 대해 평행한 선을 따라 배치된 제 1 전극이 공통의 일체형 전극으로 형성된다.
상기 시나리오에 따라 바람직하게는 자기 메모리 유닛의 제 1 자화 가능 전극은 강한 자성 재료로 제조되는 반면, 제 2 자화 가능 전극은 약한 자성 재료로 제조된다. 강한 자성 재료로 제조된 각 메모리 유닛의 제 1 자화 가능 전극은 바람직하게는 본 발명의 자기 메모리 어레이의 자기 메모리 유닛 내로 데이터의 저장을 시작하기 전에 높은 자계에 의해 한번 정렬된 다음, 결과하는 자화 방위로 가급적 유지된다. 특히, 제 1 자화 가능 전극 중 하나와 제 2 자화 가능 전극 중 하나 사이의 자기 상호 작용으로 인해 제 1 자화 가능 전극의 정해진 자화 방향이 변하는 것이 방지되어야 한다.
상기 실시예에 따라 제 1 격자 축에 평행한 선을 따라 배열된 제 1 전극이 공통의 일체형 전극으로서 형성되기 때문에, 공통의 일체형 전극으로 형성된, 강한 자성 재료로 이루어진 제 1 전극의 자화가 안정화된다. 대안으로서, 자화가 형상 이방성에 의해 이루어질 수 있다. 제 1 도체 트랙을 따라 연장된 공통의 일체형 제 1 전극, 즉 연속하는 자화 방향을 가진 전극의 자화를 반전시키기 위해서는, 현저히 더 큰 자계가 필요한데, 그 이유는 자화 반전 원자 자석의 수가 제 1 전극에서의 원자의 수에 비례하기 때문이다. 자기 원자의 수가 일체형으로 형성된 전극 의 경우에서와 같이 크면, 그 자화 반전은 큰 자계 또는 큰 작업을 필요로 한다. 공통의 일체형 제 1 전극은 제 1 도체 트랙 중 하나와 제 2 도체 트랙 중 하나의 교차 영역에 의해 미리 정해지는 치수를 갖는 제 1 전극 보다 훨씬 더 많이 배열된 원자 스핀을 갖는다. 공통의 일체형 제 1 전극에서 상기 증가된 수의 스핀을 자화 반전시키기 위해서는, 제 1 도체 트랙 중 하나와 제 2 도체 트랙 중 하나의 교차 영역으로 제한된 치수를 가진 제 1 전극에서 나타나는 적은 스핀에서 보다 큰 자계 및 큰 자기 에너지가 필요하다. 하나의 도체 트랙을 따라 배열된 제 1 전극의 일체형 형성으로 인해, 자기 메모리 유닛의 강한 자성 층은, 메모리 유닛의 제 2 전극의 자화 방향의 저장 또는 판독을 위해 인가된 자계로 인한 원치 않는 자화 반전으로부터 보호된다.
자기 메모리 어레이의 자기 메모리 유닛의 제 2 자화 가능 전극 중 하나에 자화 방향 저장은, 프로그래밍될 자기 메모리 유닛이 그 교차 영역에 배열되는 제 1 도체 트랙 및 제 2 도체 트랙에 적합한 전류가 인가됨으로써 실시될 수 있다. 전류가 흐르는 상기 2개의 도체는, 전류가 흐르는 제 1 도체 트랙과 전류가 흐르는 제 2 도체 트랙의 교차 영역에 배열된 자기 메모리 유닛에서 제 2 자화 가능 전극의 자화를 반전시키는 자계를 발생시킨다. 제 1 격자 축에 대해 평행한 선을 따라 배열된 제 1 전극이 공통의 일체형 전극으로서 형성된 자기 메모리 어레이의 상기 실시예에 따라, 상기 공통의 일체형 전극 자체가 메모리 유닛의 제 2 자화 가능 전극의 자화 반전을 위한 자기 신호를 제공하는 전류 캐리어이다. 이로 인해, 공통의 일체형 전극으로서 형성되며 자화 반전으로부터 보호되는 강한 자성 재료로 이 루어진 제 1 전극은 바람직하게는 부가로 자화 방향의 원치 않는 반전으로부터 보호된다.
자기 메모리 어레이의 전술한 실시예에 대한 대안으로서, 자기 메모리 어레이에서 제 2 격자 축에 대해 평행한 선을 따라 배열된 제 2 전극이 공통의 일체형 전극으로서 형성될 수 있다. 이 경우에는 제 2 전극이 강한 자성 재료로 제조되고 제 1 전극은 약한 자성 재료로 제조된다. 전술한 사실은 유사하게 야기되며, 이 실시예에 따라 제 1 전극은 전술한 실시예의 제 2 전극의 기능을 하며 반대도 또한 같다.
이하, 본 발명의 실시예를 첨부한 도면을 참고로 구체적으로 설명한다.
도 1은 선행 기술에 따른 자기 메모리 유닛의 개략도.
도 2는 본 발명의 바람직한 실시예에 따른 자기 메모리 유닛의 개략도.
도 3은 본 발명의 제 1 바람직한 실시예에 따른 자기 메모리 어레이의 개략도.
도 4는 본 발명의 제 2 바람직한 실시예에 따른 자기 메모리 어레이의 개략도.
이하, 도 2을 참고로 본 발명의 자기 메모리 유닛의 바람직한 실시예를 설명한다. 자기 메모리 유닛(200)은 제 1 자화 가능 전극(201), 제 2 자화 가능 전극(202) 및 나노튜브(203)를 포함한다. 상기 나노튜브(203)은 상기 전극들(201, 202) 사이에 종방향으로 배치되고 그것의 제 1 종방향 단부(203a)는 제 1 전극(201)에 결합되며 제 2 종방향 단부(203b)는 제 2 전극(202)에 결합된다. 나노튜브(203)는 탄소 나노튜브이다.
나노튜브(203)는 양자역학적 터널 콘택을 형성하도록 설계되며, 상기 2개의 전극(201, 202) 사이로 흐르는 전자 캐리어의 스핀 상태가 나노튜브를 통과하는 동안 적어도 부분적으로 유지된다. 제 1 전극(201)은 제 1 자성 재료로 이루어지며, 제 2 전극(202)은 제 2 자성 재료로 이루어진다. 상기 2개의 재료는 상이한 자기적 경도를 갖는다. 제 1 자화 가능 전극(201)은 약한 자성 재료로 제조되며, 자기 메모리 유닛(200)의 경우 상기 제 1 자화 가능 전극(201)은 철-니켈 합금으로 제조된다. 제 2 자화 가능 전극(202)은 강한 자성 재료, 즉 코발트 재료로 제조된다. 2개의 전극(201, 202)은 각각 도 2에 도시된 바와 같이 나노튜브(203)의 종축에 대해 수직으로 배열된 자화 가능 층이다.
도 2에는 또한 2개의 전극(201, 202)이 서로 간격(d)을 두고 배열된 것이 도시되어 있다. 상기 간격(d)은 나노튜브(203)의 길이에 상응하고 약 1 nm 내지 300 nm 일 수 있다. 도 2에 도시된 자기 메모리 유닛(200)의 실시예에 따라 나노튜브(203)의 길이는 약 250 nm이다. 이것은 나노튜브의 스핀 간섭성 길이, 즉 스핀 전환 프로세스 없이 스핀 분극된 전도 전자가 이송될 수 있는 나노튜브의 길이에 대략 상응하므로, 전도 전자의 스핀 정보가 나노튜브(203)의 통과시 유지된다.
도 2에는 또한 제 1 자화 가능 전극(201) 또는 제 2 자화 가능 전극(202)의 자화 방향이 화살표로 도시되어 있다. 도시된 실시예에 따라 강한 자성 재료로 제조된 제 2 자화 가능 전극(202)은 자화 방향(205)를 갖는다. 도 2의 자화 방향(205)는 좌측으로부터 우측으로 향한 화살표로 표시된다. 도 2에 도시된 자기 메모리 유닛(200)의 작동 상태에 따라 제 1 자화 가능 전극(201)의 자화 방향(204a)이 우측으로부터 좌측으로 향한 실선 화살표로 표시되어 있다. 도 2에 도시된 자화 상태(205)로 이상적으로는 영구히 유지되는 제 2 자화 가능 전극(202)과는 달리, 적합한 외부 자계의 인가에 의해 제 1 자화 가능 전극(201)의 자화 방향이 도 2에 도시된 제 1 자화 방향(204a)으로부터 상기 제 1 자화 방향(204a)과는 반대인 제 2 자화 방향(204b)으로 자화 반전될 수 있다. 제 1 자화 가능 전극(201)이 도 2에 도시된 자화 방향(204a)을 가진 작동 상태에서 뿐만 아니라, 이것에 반대인 자화 방향(204b)를 가진 작동 상태에서도 나타날 수 있다는 사실은 도2에서 좌측으로부터 우측으로 향한 제 2 자화 방향(204b)이 파선 화살표로 표시되는 것으로 나타난다.
제 1 자화 가능 전극(201)의 자화 방향(204a), (204b) 및 제 2 자화 가능 전극(202)의 자화 방향(205)은 도 2의 실시예에 따라 수평 방향으로 연장되지만, 수직 방향 또는 그 밖의 방향으로도 연장될 수 있다(도면에 도시되지 않음).
도 2에 도시된 자기 메모리 유닛(200)의 작동 상태에서 제 1 자화 가능 전극(201)과 제 2 자화 가능 전극(202)의 자화 방향이 서로 반대이다. 즉, 서로 180°만큼 회전된다. 전술한 자이언트 자기저항 효과에 따라 제 1 자화 가능 전극(201)의 순방향 전류가 나노튜브(203)을 통해 높은 전기 저항을 가진 제 2 자 화 가능 전극(202)으로 흐른다. 이에 반해, 제 1 자화 가능 전극(201)이 제 2 자화 방향(204b)을 가지며 제 2 자화 가능 전극(202)이 변함없이 자화 방향(205)를 갖는, 도면에 도시되지 않은 자기 메모리 유닛(200)의 작동 상태에서는, 제 1 자화 가능 전극(201)과 제 2 자화 가능 전극(202) 사이로 흐르는 전류의 전기 저항은 전술한 시나리오에서 보다 작다.
따라서, 도 2에 도시된 자기 메모리 유닛(200)에는, 제 1 자화 가능 전극(201)과 제 2 자화 가능 전극(202)의 자화 방향(204a 또는 204b 및 205)의 상대 방위에 의해 코딩되는 1 비트의 데이터 량이 저장될 수 있다. 자기 메모리 유닛(200)에서 제 1 자화 가능 전극(201)이 제 1 자화 방향(204b)을 가지며 제 2 자화 가능 전극(202)이 자화 방향(205)을 가지면, 제 1 및 제 2 전극(201, 202)의 자화 방향이 서로 평행하고, 자기 메모리 유닛(200)의 전기 저항은 작으며, 고정 외부 전압에서 자기 메모리 유닛(200)를 통한 순방향 전류가 크다. 이것은 예컨대 논리 값 "0"으로 해석될 수 있다. 이에 반해, 제 1 자화 가능 전극(201)이 제 1 자화 방향(204a)을 가지면, 제 1 및 제 2 자화 가능 전극(201, 202)의 자화 방향이 서로 역평행하게 되므로, 자기 메모리 유닛(200)의 전기 저항은 크고, 고정 외부 전압에서 자기 메모리 유닛(200)을 통한 순방향 전류는 작다. 이것은 예컨대 논리 값 "1"로 해석될 수 있다.
자기 메모리 유닛(200)의 기능에 있어서, 제 1 자화 가능 전극(201)에서 그것의 강자성 특성으로 인해 스핀 분극된 전도 전자가 적어도 부분적으로 스핀 상태의 변동 없이 나노튜브(203)를 통해 제 2 자화 가능 전극(202)으로 이송된다는 것 이 중요하다. 달리 표현하면, 나노튜브(203)내로 주입된 전도 전자의 스핀 우선 방향은 나노튜브를 통과할 때 유지되어야 한다. 이로 인해, 자기 메모리 유닛(200)에서 자이언트 자기저항 효과가 나타날 수 있고 자기 메모리 유닛(200)의 전술한 2개의 작동 상태에서 상이한 전기 저항이 전기적으로 검출될 수 있게 된다. 이것은 본 발명에 따라 나노튜브가 길이 "d"(참조: 도 2)를 가짐으로써 실시된다. 상기 d는 도 2에 도시된 자기 메모리 유닛(200)의 실시예에 따라 약 250 nm이다. 이로 인해, 나노튜브(203)의 길이는 나노튜브의 스핀 간섭성 길이와 대략 동일하다. 나노튜브(203)는 또한 충분히 작은 전기 저항을 가지므로, 자기 메모리 유닛(200)을 작동시킬 수 있는 시상수는 충분히 작다.
이러한 방식으로 본 발명에 따라, 코딩된 메모리 정보가 매우 신속히 액세스될 수 있는 자기 메모리 유닛(200)이 제공된다. 충분히 길게 선택된 나노튜브(203)로 인해 제 1 자화 가능 전극(201)과 제 2 자화 가능 전극(202) 사이의 간격이 충분히 크기 때문에, 제 1 자화 가능 전극(201) 또는 제 2 자화 가능 전극(202)에 의해 발생된 자계 사이의 바람직하지 않은 상호 작용이 피해진다. 제 1 자화 방향(204a) 또는 대안으로서 제 2 자화 방향(204b)을 일반적으로 외부 자계의 인가에 의해 제 1 자화 가능 전극(201)에 저장하는 것은 충분히 큰 간격(d)으로 인해 단지 제 1 자화 가능 전극(201)에만 작용하는 반면, 큰 간격(d)으로 인해 제 2 자화 가능 전극(202)은 제 1 자화 가능 전극(201)내로 자화 방향을 저장하기 위한 외부 자계로부터 충분히 양호하게 차폐된다. 이 경우, 자성 재료로부터의 간격 증가에 따라 자계가 감소하는 물리적 효과가 이용된다.
도 3에는 다수의 자기 메모리 유닛(301)을 가진 본 발명에 따른 자기 메모리 어레이(300)의 제 1 바람직한 실시예가 도시되어 있다. 각각의 자기 메모리 유닛은 도 2를 참고로 설명된 자기 메모리 유닛(200)과 같이 구성된다.
자기 메모리 어레이(300)에서 메모리 유닛(301)은 제 1 격자 축(303)과 제 2 격자 축(304)에 의해 결정된, 2차원 격자(302)의 교차점에 배열된다. 자기 메모리 어레이(300)에서 제 1 격자 축(303)에 대해 평행한 선을 따라 배열된, 메모리 유닛(301)의 제 1 자화 가능 전극(305)은 제 1 도체 트랙(306)과 결합된다. 또한, 제 2 격자 축(304)에 대해 평행한 선을 따라 배열된, 메모리 유닛(301)의 제 2 자화 가능 전극(307)은 제 2 도체 트랙(308)과 결합된다.
이하에서, 도 3에 도시된 실시예에 따른 본 발명의 자기 메모리 어레이가 어떻게 작동될 수 있는지를 설명한다.
먼저, 1 비트의 데이터 량이 어떻게 특정 자기 메모리 유닛(301)내로 프로그래밍될 수 있는지를 설명한다. 이를 위해, 자기 메모리 유닛(301)이 그 교차 영역에 배열되는 제 1 도체 트랙(306)과 제 2 도체 트랙(308)에 전류가 인가된다. 전류 세기는 전류가 흐르는 제 1 도체 트랙(306) 또는 전류가 흐르는 제 2 도체 트랙(308)에 의해 발생된 환형 자계가 선택 자기 메모리 유닛(301)의 교차 영역에서만, 결과하는 자계 세기가 그 장소에서 상기 교차 영역에 배치된 강한 자성 재료로 이루어진 제 1 자화 가능 전극(305)의 자화 방향이 반전되기에 충분하도록 중첩되게 선택된다. 다른 모든 자기 메모리 유닛(301)에서의 표유 자계는 상기 교차 영역에 배치된 제 1 자화 가능 전극(305)의 자화 방향을 변동시킬 정도로 충분히 크지 않다. 이로 인해, 전류가 흐르는 제 1 도체 트랙(306)과 전류가 흐르는 제 2 도체 트랙(308) 사이의 교차 영역에 배열된 제 1 자화 가능 전극(305)에서만 자화 방향이 반전되고 이로 인해 논리 값 "1" 또는 "0"이 저장된다. 또한, 전류가 흐르는 제 1 도체 트랙(306)과 전류가 흐르는 제 2 도체 트랙(308)의 교차 영역에서 중첩되는 자계 세기는 약한 자성 재료로 제조되어 교차 영역에 배치된 제 1 자화 가능 전극(305)의 자화 방향에 영향을 주기에 충분할 정도로 크기는 하지만, 상기 중첩된 자계 세기는 강한 자성 재료로 제조된 제 2 자화 가능 전극(307)을 자화 반전시키기에 충분할 정도로 크지 않다.
이하, 각각의 자기 메모리 유닛(301)에 저장된 1 비트의 데이터 량이 어떻게 판독될 수 있는지를 설명한다. 이를 위해, 예컨대 도 3에 도시되지 않은 전압 검출 수단에 의해 자기 메모리 유닛(301)에서의 전압 강하가 검출된다. 미리 주어진 전류 세기에서, 자기 메모리 유닛(301)의 전기 저항이 크면, 즉 자기 메모리 유닛(301)의 제 1 자화 가능 전극(305)과 제 2 자화 가능 전극(307)의 자화 방향이 서로 역평행하면(자이언트 자기저항 효과), 상기 전압 강하는 크다. 상기 시나리오에는 논리 값 "1"이 할당된다. 이에 반해, 자기 메모리 유닛(301)의 전기 저항이 작으면, 즉 제 1 자화 가능 전극(305)과 제 2 자화 가능 전극(307)의 자화 방향이 서로 평행하면, 자기 메모리 유닛(301)에서의 전압 강하는 작다. 상기 시나리오에는 논리 값 "0"이 할당된다.
자기 메모리 유닛(301)에서의 전압 강하 검출에 대한 대안으로서, 예컨대 일정한 외부 전압의 인가시 자기 메모리 유닛(301)을 통해 흐르는 순방향 전류가 검 출될 수 있다.
메모리 유닛(301)의 전기 저항의 상기 검출 시에, 각각의 메모리 유닛(301)에 있는 하나 이상의 나노튜브(309)의 기능이 결정적이다. 제 1 자화 가능 전극(305)과 제 2 자화 가능 전극(307)의 자화의 상대 방위에 대한 전기 저항의 의존성은 자화 가능 전극(305)로부터 전도 전자에 인가되는 전도 전자의 스핀 우선 방향이 나노튜브(309)의 통과 동안 유지된다는 것에, 즉 전도 전자의 적어도 일부가 스핀 전환 프로세스 없이 나노튜브(309)를 통과한다는 것에 기인한다. 이것은 나노튜브(309)를 이용한 제 1 자화 가능 전극(305)과 제 2 자화 가능 전극(307)의 커플링에 의해 실시된다. 또한, 나노튜브(309)는 자기 메모리 유닛(301)의 판독 시간을 짧게 유지하기에 충분할 정도의 낮은 옴 저항을 갖는다.
이하, 도 4를 참고로 다수의 자기 메모리 유닛(401)를 포함한 본 발명에 따른 자기 메모리 어레이(400)의 제 2 바람직한 실시예를 설명한다.
자기 메모리 어레이(400)에서 자기 메모리 유닛(401)은 제 1 격자 축(403)과 제 2 격자 축(404)에 의해 결정된, 2차원 격자(402)의 교차점에 배열된다. 자기 메모리 어레이(400)에서 제 1 격자 축(403)에 대해 평행한 선을 따라 배열된 제 1 자화 가능 전극(405)은 제 1 도체 트랙(406)에 결합된다. 또한, 제 2 격자 축(404)에 대해 평행한 선을 따라 배열된 제 2 자화 가능 전극(407)은 제 2 도체 트랙(408)에 결합된다. 도 4에 도시된 자기 메모리 어레이(400)에 따라 제 2 격자 축(404)에 대해 평행한 선을 따라 배열된 제 2 자화 가능 전극(407)은 공통의 일체형 전극(409)로서 형성된다. 공통의 일체형 전극(409)과 제 1 도체 트랙(406)의 교차 영역에 있는 자기 메모리 유닛(401)에서, 각각의 공통의 일체형 전극(409)은 탄소 나노튜브(410)에 의해 공통의 일체형 전극(409) 상부에 배치된 제 1 자화 가능 전극(405)에 결합된다.
자기 메모리 유닛(401) 내로 데이터 량의 판독 또는 저장과 관련한 자기 메모리 어레이(400)의 기능은 도 3에 도시된 자기 메모리 어레이(300)의 기능에 상응한다. 그러나, 도 4에 도시된 방식으로 제 2 자화 가능 전극(407)을 공통의 일체형 전극(409)으로 형성하는 것은 전술한 바와 같이 강한 자성 재료로 제조된 제 2 자화 가능 전극(407)의 자화 방향을 부가로 안정화시킨다. 한편, 제 1 자화 가능 전극(405)은 약한 자성 재료로 제조된다. 자기 메모리 어레이(400)의 기능에 따라, 데이터가 자기 메모리 유닛(401)내로 저장되거나 판독되고 이러한 목적을 위해 자계가 자기 메모리 어레이(400)에 인가되더라도, 공통의 일체형 전극(409)의 자화 방향이 영구히 일정해야 한다. 제 2 도체 트랙(408)을 따라 배열된 제 2 자화 가능 전극(407)이 공통의 일체형 전극(409)으로 통합되기 때문에, 통일된 자화 방향의 연속 영역(409)이 주어진다. 상기 큰 체적의 일체형 공통 전극(409)를 자화 반전시키기 위해서는 큰 물리적 작업 또는 큰 외부 자계가 필요하다. 대안으로서, 자화가 형상 이방성에 의해 이루어질 수 있다. 따라서, 제 2 자화 가능 전극(407)을 제 2 도체 트랙(408)을 따라 공통의 일체형 전극(409)으로 형성함으로 인해, 공통의 일체형 전극(409)의 자화가 안정화되고, 예컨대 표유 자계로 인한 부정적 영향으로부터 보호된다. 도 4에 도시된 자기 메모리 어레이(400)의 실시예에 따라, 개별 자기 메모리 유닛(401)내로 데이터의 저장시 공통의 일체형 전극(409) 자체가 제 1 자화 가능 전극(405)의 자화 반전을 위한 자기 펄스를 발생시키는 전류 캐리어이다. 따라서, 자기 메모리 유닛 내로 데이터의 저장시 공통의 일체형 전극(409) 자체가 원치 않는 자화 반전으로부터 보호된다. 자기 메모리 어레이(400)내로 데이터의 프로그래밍 또는 자기 메모리 어레이(400)로부터 데이터의 판독은 도 3을 참고로 전술한 바와 같이 이루어진다.
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Claims (12)

  1. 자기 메모리 유닛에 있어서,
    제 1 자화 가능 전극,
    제 2 자화 가능 전극, 및
    상기 전극들 사이에 종방향으로 배치되며 제 1 종방향 단부가 제 1 전극에 결합되고 제 2 종방향 단부가 제 2 전극에 결합된, 하나 이상의 나노뉴브를 포함하여 이루어지고,
    상기 자기 메모리 유닛은 메모리 정보가 외부 자계의 인가를 이용한 상기 자화 가능 전극들 중 하나의 자화 방향의 설정에 의해 상기 메모리 유닛 내로 비휘발성으로 저장될 수 있도록 설계되는 것을 특징으로 하는 자기 메모리 유닛.
  2. 제 1항에 있어서,
    상기 나노튜브가 탄소 나노튜브인 것을 특징으로 하는 자기 메모리 유닛.
  3. 제 1항에 있어서,
    상기 나노튜브는 양자역학적 터널 콘택을 형성하도록 설계되고, 상기 두 전극 사이로 흐르는 전하 캐리어의 스핀 상태가 적어도 부분적으로 유지되는 것을 특징으로 하는 자기 메모리 유닛.
  4. 제 1항에 있어서,
    상기 제 1 전극은 제 1 자성 재료로 구성되고, 상기 제 2 전극은 제 2 자성 재료로 구성되며, 상기 두 재료는 상이한 자기 경도를 갖는 것을 특징으로 하는 자기 메모리 유닛.
  5. 제 1항에 있어서,
    상기 2개의 전극이 각각 나노튜브의 종축에 대해 수직으로 배치된 자화 가능 층인 것을 특징으로 하는 자기 메모리 유닛.
  6. 제 1항에 있어서,
    상기 2개의 전극이 서로 1 nm 내지 300 nm의 간격으로 배치되는 것을 특징으로 하는 자기 메모리 유닛.
  7. 제 1항에 따른 다수의 자기 메모리 유닛을 포함하는 자기 메모리 어레이.
  8. 제 7항에 있어서,
    상기 메모리 유닛은 제 1 및 제 2 격자 축에 의해 결정되는 2차원 격자의 교차점에 배치되는 것을 특징으로 하는 자기 메모리 어레이.
  9. 제 8항에 있어서,
    상기 제 1 격자 축에 대해 평행한 선을 따라 배열된 제 1 전극이 제 1 도체 트랙에 결합되는 것을 특징으로 하는 자기 메모리 어레이.
  10. 제 8항에 있어서,
    상기 제 2 격자 축에 대해 평행한 선을 따라 배열된 제 2 전극이 제 2 도체 트랙에 결합되는 것을 특징으로 하는 자기 메모리 어레이.
  11. 제 8항에 있어서,
    상기 제 1 격자 축에 대해 평행한 선을 따라 배열된 제 1 전극이 공통의 일체형 전극으로서 형성되는 것을 특징으로 하는 자기 메모리 어레이.
  12. 제 8항에 있어서,
    상기 제 2 격자 축에 대해 평행한 선을 따라 배열된 제 2 전극이 공통의 일체형 전극으로 형성되는 것을 특징으로 하는 자기 메모리 어레이.
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