JP2001519582A - メモリセル装置 - Google Patents
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Abstract
(57)【要約】
メモリセル装置はワードライン（ＷＬ）及びこれらのワードライン（ＷＬ）に対して横方向に延在するビットライン（ＢＬ１、ＢＬ２）を有する。それぞれワードラインのうちの１つとビットラインのうちの１つとの間に、磁気抵抗効果を有するメモリ素子（Ｓ１、Ｓ２）が接続されている。これらのメモリ素子（Ｓ１、Ｓ２）は少なくとも２つの層に互いに上下に配置されいる。
Description
【０００１】 本発明は、非常に大きな磁気抵抗効果を有する層構造を有するメモリ素子を有
するメモリセル装置に関する。
するメモリセル装置に関する。
【０００２】 テクノロジ分析 XMR-Technologien, Technologiefrueherkennung、Stefan Men
gel著、VDI-Technologiezentrum Physikalische Technologien 編集発行から、 磁気抵抗効果を有する層構造が周知である。層構造の構成に応じて、ＧＭＲ素子
、ＴＭＲ素子、ＡＭＲ素子、ＣＭＲ素子に区別される。
gel著、VDI-Technologiezentrum Physikalische Technologien 編集発行から、 磁気抵抗効果を有する層構造が周知である。層構造の構成に応じて、ＧＭＲ素子
、ＴＭＲ素子、ＡＭＲ素子、ＣＭＲ素子に区別される。
【０００３】 ＧＭＲ素子という概念は、当業者の世界では、次のような層構造に対して使用
される。すなわち、この層構造は少なくとも２つの強磁性層及びこれらの強磁性
層の間に設けられた非磁性的導層を有し、さらに、いわゆるＧＭＲ（巨大磁気抵
抗）効果を、つまりＡＭＲ（異方性磁気抵抗）効果に比べて大きな磁気抵抗効果
を示す層構造である。ＧＭＲ素子の電気抵抗は、２つの強磁性層における磁化が
平行に配向されているか又は反平行に配向されているかに依存する、という事実
をＧＭＲ効果として解釈する。
される。すなわち、この層構造は少なくとも２つの強磁性層及びこれらの強磁性
層の間に設けられた非磁性的導層を有し、さらに、いわゆるＧＭＲ（巨大磁気抵
抗）効果を、つまりＡＭＲ（異方性磁気抵抗）効果に比べて大きな磁気抵抗効果
を示す層構造である。ＧＭＲ素子の電気抵抗は、２つの強磁性層における磁化が
平行に配向されているか又は反平行に配向されているかに依存する、という事実
をＧＭＲ効果として解釈する。
【０００４】 ＴＭＲ素子という概念は、当業者の世界では、「トンネリング磁気抵抗」層構
造に対して使用される。この「トンネリング磁気抵抗」層構造は少なくとも２つ
の強磁性層及びこれらの強磁性層の間に設けられた非磁性的絶縁層を有する層構
造である。この場合、この絶縁層は、これら２つの強磁性層の間にトンネル電流
が発生するほど薄い。この層構造も同様に磁気抵抗効果を示す。この磁気抵抗効
果は、２つの強磁性層の間に設けられた非磁性的絶縁層を貫いて流れるスピンポ
ラライズド（spinpolarized）トンネル電流によって惹起される。この場合にお いてもＴＭＲ素子の電気抵抗は、２つの強磁性層における磁化が平行に配向され
ているか又は反平行に配向されているかに依存する。
造に対して使用される。この「トンネリング磁気抵抗」層構造は少なくとも２つ
の強磁性層及びこれらの強磁性層の間に設けられた非磁性的絶縁層を有する層構
造である。この場合、この絶縁層は、これら２つの強磁性層の間にトンネル電流
が発生するほど薄い。この層構造も同様に磁気抵抗効果を示す。この磁気抵抗効
果は、２つの強磁性層の間に設けられた非磁性的絶縁層を貫いて流れるスピンポ
ラライズド（spinpolarized）トンネル電流によって惹起される。この場合にお いてもＴＭＲ素子の電気抵抗は、２つの強磁性層における磁化が平行に配向され
ているか又は反平行に配向されているかに依存する。
【０００５】 ＡＭＲ効果は、磁化された導体の抵抗が磁化方向に対して平行方向に及び磁化
方向に対して垂直方向に異なることによって表される。このＡＭＲ効果は、ボリ
ューム効果であり、従って、シングル強磁性層において発生する。
方向に対して垂直方向に異なることによって表される。このＡＭＲ効果は、ボリ
ューム効果であり、従って、シングル強磁性層において発生する。
【０００６】 その大きさ（室温においてΔＲ／Ｒ＝１００パーセント...４００パーセント ）の故にコロッサル（colossal）磁気抵抗効果と呼ばれるさらに別の磁気抵抗効
果は、その高い保磁力の故に磁化状態を切り換えるために大きな磁界を必要とす
る。
果は、その高い保磁力の故に磁化状態を切り換えるために大きな磁界を必要とす
る。
【０００７】 ＧＭＲ素子をメモリセル装置のメモリ素子として使用することが提案された（
例えばD.D.Tang et al, IEDM95, p.997-999, D.D.Tang et al, IEEE Trans. on
Magnetics, Vol.31, No.6, 1995, p.3206-3208, F.W.Patten et al, Int. Non V
olatile Memory Technology Conf.,1996, p.1-2 を参照）。このために、メモリ
素子として、一方の強磁性層の磁化方向が例えば隣接する反強磁性層によって固
定保持されるＧＭＲ素子が使用される。これらのメモリ素子はリードラインを介
して直列に接続されている。これに対して横方向にワードラインが延在し、これ
らのワードラインはリードラインからもメモリ素子からも絶縁されている。これ
らのワードラインに印加される信号はこれらのワードラインに流れる電流によっ
て磁界を発生させる。この磁界は十分な強度においてこの磁界の中にあるメモリ
素子に影響を与える。情報を書き込むためには、ワードライン及びビットライン
に信号を印加する。これらのワードラインとビットラインとはＸ/Ｙラインと呼 ばれ、書き込まれるべきメモリセルの上側において互いに交差する。印加される
信号はこの交点において磁化反転のために十分な磁界を発生させる。情報を読み
出すためにはワードラインに信号が印加され、この信号によって該当するメモリ
セルが２つの磁化状態の間を交互に切り換えられる。リードラインを導通する電
流が測定され、この電流から相応するメモリ素子の抵抗値がもとめられる。
例えばD.D.Tang et al, IEDM95, p.997-999, D.D.Tang et al, IEEE Trans. on
Magnetics, Vol.31, No.6, 1995, p.3206-3208, F.W.Patten et al, Int. Non V
olatile Memory Technology Conf.,1996, p.1-2 を参照）。このために、メモリ
素子として、一方の強磁性層の磁化方向が例えば隣接する反強磁性層によって固
定保持されるＧＭＲ素子が使用される。これらのメモリ素子はリードラインを介
して直列に接続されている。これに対して横方向にワードラインが延在し、これ
らのワードラインはリードラインからもメモリ素子からも絶縁されている。これ
らのワードラインに印加される信号はこれらのワードラインに流れる電流によっ
て磁界を発生させる。この磁界は十分な強度においてこの磁界の中にあるメモリ
素子に影響を与える。情報を書き込むためには、ワードライン及びビットライン
に信号を印加する。これらのワードラインとビットラインとはＸ/Ｙラインと呼 ばれ、書き込まれるべきメモリセルの上側において互いに交差する。印加される
信号はこの交点において磁化反転のために十分な磁界を発生させる。情報を読み
出すためにはワードラインに信号が印加され、この信号によって該当するメモリ
セルが２つの磁化状態の間を交互に切り換えられる。リードラインを導通する電
流が測定され、この電流から相応するメモリ素子の抵抗値がもとめられる。
【０００８】 S.Tehrani et al, IEDM96, p.193ff. においてメモリ素子としてＧＭＲ素子を
使用することが提案された。このＧＭＲ素子は異なる厚さの強磁性層を有する。
情報の読み出しのための磁界は、この磁界が２つの強磁性層のうちの薄い方の層
における磁化だけに影響を与えるように設計仕様される。２つの強磁性層のうち
の厚い方の層における磁化は影響をうけないままである。
使用することが提案された。このＧＭＲ素子は異なる厚さの強磁性層を有する。
情報の読み出しのための磁界は、この磁界が２つの強磁性層のうちの薄い方の層
における磁化だけに影響を与えるように設計仕様される。２つの強磁性層のうち
の厚い方の層における磁化は影響をうけないままである。
【０００９】 本発明の課題は、高いパッキング密度で製造可能な、磁気抵抗効果を有するメ
モリ素子を有するメモリセル装置を提供することである。
モリ素子を有するメモリセル装置を提供することである。
【００１０】 上記課題は、請求項１記載のメモリセル装置によって解決される。本発明の他
の実施形態は従属請求項から得られる。
の実施形態は従属請求項から得られる。
【００１１】 このメモリセル装置は互いに基本的に平行に延在するワードラインと互いに基
本的に平行に延在するビットラインとを有し、これらのワードラインはこれらの
ビットラインに対して横方向に延在する。メモリ素子には磁気抵抗効果を有する
層構造が設けられ、これらのメモリ素子はそれぞれこれらのワードラインのうち
の１つとこれらのビットラインのうちの１つとの間に配置されている。
本的に平行に延在するビットラインとを有し、これらのワードラインはこれらの
ビットラインに対して横方向に延在する。メモリ素子には磁気抵抗効果を有する
層構造が設けられ、これらのメモリ素子はそれぞれこれらのワードラインのうち
の１つとこれらのビットラインのうちの１つとの間に配置されている。
【００１２】 ワードライン及びビットラインに対して、参考文献の磁気メモリとの関連にお
いて、しばしばＸライン又はＹラインという概念も使用される。
いて、しばしばＸライン又はＹラインという概念も使用される。
【００１３】 メモリ素子は少なくとも２つの層に配置されている。これらの層は互いに上下
に積層されている。これによってメモリ素子あたりの所要面積が低下し、パッキ
ング密度が高められる。互いに上下に積層される層の数が多くなればなるほど、
実現できるパッキング密度はますます高まる。この場合、メモリ素子の各層は２
つのライン平面の間に配置されており、一方のライン平面はビットラインを含み
、他方のライン平面はワードラインを含む。ビットラインとワードラインとは互
いに交差する。隣接する層の間にはそれぞれ１つのライン平面が設けられている
。このライン平面はビットラインか又はワードラインを含む。
に積層されている。これによってメモリ素子あたりの所要面積が低下し、パッキ
ング密度が高められる。互いに上下に積層される層の数が多くなればなるほど、
実現できるパッキング密度はますます高まる。この場合、メモリ素子の各層は２
つのライン平面の間に配置されており、一方のライン平面はビットラインを含み
、他方のライン平面はワードラインを含む。ビットラインとワードラインとは互
いに交差する。隣接する層の間にはそれぞれ１つのライン平面が設けられている
。このライン平面はビットラインか又はワードラインを含む。
【００１４】 互いに交差するワードラインとビットラインとはそれぞれ最小の寸法及び最小
の構造サイズＦの間隔によって製造可能である。この結果、各層毎にメモリ素子
あたりの所要面積は４Ｆ2となる。全体としてはｎ個の層のメモリセル装置にお いてメモリ素子あたり４Ｆ2／ｎの所要面積となる。
の構造サイズＦの間隔によって製造可能である。この結果、各層毎にメモリ素子
あたりの所要面積は４Ｆ2となる。全体としてはｎ個の層のメモリセル装置にお いてメモリ素子あたり４Ｆ2／ｎの所要面積となる。
【００１５】 有利にはこのメモリセル装置は半導体基板上に薄層技術で実現される。この半
導体基板にはこのメモリセル装置を制御するための構成素子が含まれている。
導体基板にはこのメモリセル装置を制御するための構成素子が含まれている。
【００１６】 メモリ素子としてはＣＰＰ（current perpendicular to plane）配置における
あらゆる周知のＴＭＲ素子及びＧＭＲ素子が適している。電流が層において平行
に流れる場合（ＣＩＰ current in plane）よりも電流が層スタックを垂直方向
に貫いて流れる場合（ＣＰＰ）にＧＭＲ効果はより大きい。さらに、異なる抵抗
を有する２つの磁化状態を有するあらゆるＸＭＲ素子が適している。メモリアプ
リケーションに適合した大きさの磁界を印加することによってこれらの２つの磁
化状態は交互に切り換えられる。
あらゆる周知のＴＭＲ素子及びＧＭＲ素子が適している。電流が層において平行
に流れる場合（ＣＩＰ current in plane）よりも電流が層スタックを垂直方向
に貫いて流れる場合（ＣＰＰ）にＧＭＲ効果はより大きい。さらに、異なる抵抗
を有する２つの磁化状態を有するあらゆるＸＭＲ素子が適している。メモリアプ
リケーションに適合した大きさの磁界を印加することによってこれらの２つの磁
化状態は交互に切り換えられる。
【００１７】 有利にはメモリ素子はそれぞれ２の強磁性層及びこれらの２つの強磁性層の間
に配置された非磁性的絶縁層（ＴＭＲ）乃至は非磁性的導層（ＧＭＲ）を有する
。メモリ素子はそれぞれ２つの磁化状態を有する。非磁性的絶縁層を使用すると
有利である（ＴＭＲ素子）。というのも、これにより比較的高い素子抵抗（≧１
００ｋΩ）が実現できるからである。この比較的高い素子抵抗は電力消費及び信
号/ノイズ比に関して比較的有利である。
に配置された非磁性的絶縁層（ＴＭＲ）乃至は非磁性的導層（ＧＭＲ）を有する
。メモリ素子はそれぞれ２つの磁化状態を有する。非磁性的絶縁層を使用すると
有利である（ＴＭＲ素子）。というのも、これにより比較的高い素子抵抗（≧１
００ｋΩ）が実現できるからである。この比較的高い素子抵抗は電力消費及び信
号/ノイズ比に関して比較的有利である。
【００１８】 強磁性層のうちの１つは有利には反強磁性層に隣接されて配置されている。こ
の反強磁性層は隣接する強磁性層における磁化方向を固定する。反強磁性層に対
しては、とりわけＦｅ，Ｍｎ，Ｎｉ，Ｉｒ，Ｔｂ及びＯの元素のうちの少なくと
も１つを含む材料が適している。
の反強磁性層は隣接する強磁性層における磁化方向を固定する。反強磁性層に対
しては、とりわけＦｅ，Ｍｎ，Ｎｉ，Ｉｒ，Ｔｂ及びＯの元素のうちの少なくと
も１つを含む材料が適している。
【００１９】 代替的に、メモリ素子はそれぞれ２つの強磁性層及びこれら２つの強磁性層の
間に配置された非磁性層を有し、これら強磁性層のうちの一方の層は他方の層よ
りも厚いか、又は、これらの強磁性層は異なる磁気特性を有する異なる材料から
形成されているか又はこれらの強磁性層は１つの非磁性的絶縁層を有する。これ
によって、ただ１つの強磁性層だけが磁化反転される一方で、もう１つの層は影
響を受けないままであることが達成される。
間に配置された非磁性層を有し、これら強磁性層のうちの一方の層は他方の層よ
りも厚いか、又は、これらの強磁性層は異なる磁気特性を有する異なる材料から
形成されているか又はこれらの強磁性層は１つの非磁性的絶縁層を有する。これ
によって、ただ１つの強磁性層だけが磁化反転される一方で、もう１つの層は影
響を受けないままであることが達成される。
【００２０】 強磁性層に対しては、とりわけＦｅ，Ｎｉ，Ｃｏ，Ｃｒ，Ｍｎ，Ｇｄ，Ｄｙの
うちの少なくとも１つの元素を含む材料が適している。強磁性層の厚さは最大２
０ｎｍであり、有利には２ｎｍから１０ｎｍの範囲にある。トンネル絶縁体とし
て作用する非磁性層に対しては、絶縁材料としてＡｌ2Ｏ3，ＮｉＯ，ＨｆＯ2， ＴｉＯ2，ＮｂＯ又はＳｉＯ2が適している。非磁性層に対する非絶縁材料として
は、Ｃｕ又はＡｇが適している。非磁性層の厚さは、１ｎｍから４ｎｍの範囲に
、有利には２ｎｍから３ｎｍの範囲にある。
うちの少なくとも１つの元素を含む材料が適している。強磁性層の厚さは最大２
０ｎｍであり、有利には２ｎｍから１０ｎｍの範囲にある。トンネル絶縁体とし
て作用する非磁性層に対しては、絶縁材料としてＡｌ2Ｏ3，ＮｉＯ，ＨｆＯ2， ＴｉＯ2，ＮｂＯ又はＳｉＯ2が適している。非磁性層に対する非絶縁材料として
は、Ｃｕ又はＡｇが適している。非磁性層の厚さは、１ｎｍから４ｎｍの範囲に
、有利には２ｎｍから３ｎｍの範囲にある。
【００２１】 メモリ素子は、有利には、０.０５μｍから２０μｍの範囲の寸法を有する。 これらのメモリ素子はとりわけ正方形に又は細長く形成される。
【００２２】 メモリ素子のうちの１つへの情報の書き込みのために、所属のワードライン及
び所属のビットラインにはそれぞれ信号が印加される。これによってワードライ
ン及びビットラインに電流が流れ、この電流がそれぞれ磁界を誘導する。ワード
ラインとビットラインとの交点においてこれら両方の磁界の重畳によって生じる
合成磁界はそこにあるメモリ素子の磁化反転をもたらすほど大きい。この交点の
外側では個々の磁界はそこにあるメモリ素子の磁化反転のためには小さすぎる。
び所属のビットラインにはそれぞれ信号が印加される。これによってワードライ
ン及びビットラインに電流が流れ、この電流がそれぞれ磁界を誘導する。ワード
ラインとビットラインとの交点においてこれら両方の磁界の重畳によって生じる
合成磁界はそこにあるメモリ素子の磁化反転をもたらすほど大きい。この交点の
外側では個々の磁界はそこにあるメモリ素子の磁化反転のためには小さすぎる。
【００２３】 情報の読み出しは様々なやり方で行われる。情報の読み出しのためには、ワー
ドラインに信号を印加する。この信号によって当該メモリ素子は第１の磁化状態
から第２の磁化状態に切り換えられる。このメモリ素子に接続されているビット
ラインを流れる電流が測定される。この過程において磁化方向が切り換えられる
場合、電流が変化する。電流変化の発生の有無から、格納された情報が推定され
る。この読み出し過程において磁化状態が変化する場合、オリジナル情報が続い
て書き戻されなくてはならない。
ドラインに信号を印加する。この信号によって当該メモリ素子は第１の磁化状態
から第２の磁化状態に切り換えられる。このメモリ素子に接続されているビット
ラインを流れる電流が測定される。この過程において磁化方向が切り換えられる
場合、電流が変化する。電流変化の発生の有無から、格納された情報が推定され
る。この読み出し過程において磁化状態が変化する場合、オリジナル情報が続い
て書き戻されなくてはならない。
【００２４】 有利には、ビットラインはそれぞれセンスアンプに接続されている。このセン
スアンプを介して各ビットラインにおける電位が基準電位に調整可能であり、こ
のセンスアンプにおいて出力信号が取り出される。メモリ素子はそれぞれ所属の
ワードラインとビットラインとの間に接続されている。このメモリセル装置の読
み出しのためには、選択されていない全てのワードラインが基準電位に置かれる
。選択されたワードラインには別の電位を有する信号が印加される。これによっ
て、選択されたワードラインから全てのビットラインへの電流路が閉じられる。
各センスアンプにおける出力信号、例えば帰還抵抗のようなセンスアンプの電気
的特性パラメータ、基準電位及びビットライン抵抗から、このワードラインと各
ビットラインとの交点にあるメモリ素子の抵抗が決定される。従って、このメモ
リセル装置の読み出しの際には、格納された情報の変化は発生しない。
スアンプを介して各ビットラインにおける電位が基準電位に調整可能であり、こ
のセンスアンプにおいて出力信号が取り出される。メモリ素子はそれぞれ所属の
ワードラインとビットラインとの間に接続されている。このメモリセル装置の読
み出しのためには、選択されていない全てのワードラインが基準電位に置かれる
。選択されたワードラインには別の電位を有する信号が印加される。これによっ
て、選択されたワードラインから全てのビットラインへの電流路が閉じられる。
各センスアンプにおける出力信号、例えば帰還抵抗のようなセンスアンプの電気
的特性パラメータ、基準電位及びビットライン抵抗から、このワードラインと各
ビットラインとの交点にあるメモリ素子の抵抗が決定される。従って、このメモ
リセル装置の読み出しの際には、格納された情報の変化は発生しない。
【００２５】 有利には、センスアンプは帰還演算増幅器を有する。この演算増幅器の非反転
入力側は基準電位に、例えばアースに接続されている。ビットラインが反転入力
側に接続される。基準電位が０ボルトである場合、この演算増幅器はビットライ
ンに０ボルトが印加されることを保障する。この演算増幅器の出力信号は選択さ
れたメモリ素子の抵抗に対する尺度である。
入力側は基準電位に、例えばアースに接続されている。ビットラインが反転入力
側に接続される。基準電位が０ボルトである場合、この演算増幅器はビットライ
ンに０ボルトが印加されることを保障する。この演算増幅器の出力信号は選択さ
れたメモリ素子の抵抗に対する尺度である。
【００２６】 次に本発明を図面に示された実施例に基づいて詳しく説明する。図１は、所属
のビットライン及びワードラインを有するメモリ素子を示す。図２は、メモリ素
子を有する複数の層を有するメモリセル装置の断面図である。図３は、メモリセ
ル装置のアーキテクチャを示す。
のビットライン及びワードラインを有するメモリ素子を示す。図２は、メモリ素
子を有する複数の層を有するメモリセル装置の断面図である。図３は、メモリセ
ル装置のアーキテクチャを示す。
【００２７】 メモリ素子Ｓは第１の強磁性層１、非磁性層２、第２の強磁性層３及び反強磁
性層４を有する（図１参照）。第１の強磁性層１、非磁性層２及び第２の強磁性
層３は層構造を示している。第１の強磁性層１及び第２の強磁性層３はＮｉＦｅ
を含み、１０ｎｍの厚さを有する。非磁性層２はＡｌ2Ｏ3を含み、２ｎｍから３
ｎｍの厚さを有する。反強磁性層４はＦｅＭｎを含み、１０ｎｍから２０ｎｍの
厚さを有する。第１の強磁性層１はワードラインＷＬに接している。反強磁性層
４はビットラインＢＬに接している。ビットラインＢＬはワードラインＷＬの下
に延在している。代わりに、ビットラインＢＬがワードラインＷＬの上側に延在
していてもよい。ビットラインＢＬ及びワードラインＷＬによって形成される平
面において、メモリ素子Ｓは例えば０.２５μｍ×０.２５μｍの断面積を有する
。
性層４を有する（図１参照）。第１の強磁性層１、非磁性層２及び第２の強磁性
層３は層構造を示している。第１の強磁性層１及び第２の強磁性層３はＮｉＦｅ
を含み、１０ｎｍの厚さを有する。非磁性層２はＡｌ2Ｏ3を含み、２ｎｍから３
ｎｍの厚さを有する。反強磁性層４はＦｅＭｎを含み、１０ｎｍから２０ｎｍの
厚さを有する。第１の強磁性層１はワードラインＷＬに接している。反強磁性層
４はビットラインＢＬに接している。ビットラインＢＬはワードラインＷＬの下
に延在している。代わりに、ビットラインＢＬがワードラインＷＬの上側に延在
していてもよい。ビットラインＢＬ及びワードラインＷＬによって形成される平
面において、メモリ素子Ｓは例えば０.２５μｍ×０.２５μｍの断面積を有する
。
【００２８】 ビットラインＢＬ及びワードラインＷＬはそれぞれ０.５重量％Ｃｕを有する Ａｌから形成され、ビットラインＢＬ乃至はワードラインＷＬにおける電流密度
が１０6Ａ/ｃｍ2を越えないように設計仕様された厚さを有する。
が１０6Ａ/ｃｍ2を越えないように設計仕様された厚さを有する。
【００２９】 メモリ素子への情報の書き込みのためには、ワードラインＷＬに電流ＩWLが、
ビットラインＢＬに電流ＩBLが印加される。これらの電流はワードラインＷＬの
まわりに磁界ＨWLを、ビットラインＢＬのまわりに磁界ＨBLを誘導する。ビット
ラインとワードラインとの交点において結果的に生じる磁界は、第１の強磁性層
１の磁化方向に影響を与えるほど大きい。第２の強磁性層３の磁化はこの層３に
隣接する反強磁性層４によって固定されている。
ビットラインＢＬに電流ＩBLが印加される。これらの電流はワードラインＷＬの
まわりに磁界ＨWLを、ビットラインＢＬのまわりに磁界ＨBLを誘導する。ビット
ラインとワードラインとの交点において結果的に生じる磁界は、第１の強磁性層
１の磁化方向に影響を与えるほど大きい。第２の強磁性層３の磁化はこの層３に
隣接する反強磁性層４によって固定されている。
【００３０】 半導体基板２１、例えば単結晶シリコンウェハ又は単結晶シリコン層は表面の
領域に絶縁構造２２を有する（図２参照）。この単結晶シリコン層は担体ボディ
の上に設けられたＳＯＩ基板の絶縁層の表面に設けられている。この絶縁構造２
２はＳｉＯ2を含み、例えばＬＯＣＯＳプロセスにおける選択酸化によって又は 浅いトレンチ絶縁（ＳＴＩ）プロセスにおいて平らなトレンチを形成することに
よって形成される。この平らなトレンチは絶縁材料によって充填される。
領域に絶縁構造２２を有する（図２参照）。この単結晶シリコン層は担体ボディ
の上に設けられたＳＯＩ基板の絶縁層の表面に設けられている。この絶縁構造２
２はＳｉＯ2を含み、例えばＬＯＣＯＳプロセスにおける選択酸化によって又は 浅いトレンチ絶縁（ＳＴＩ）プロセスにおいて平らなトレンチを形成することに
よって形成される。この平らなトレンチは絶縁材料によって充填される。
【００３１】 絶縁構造２２は基板２１をセルアレイの領域において被覆し、周辺部領域の活
性領域を定める。
性領域を定める。
【００３２】 セルアレイの領域には絶縁構造２２の表面にストリップ状の、互いに平行に延
在する第１のビットラインＢＬ１が配置されている。ビットラインＢＬ１は厚さ
０.６μｍ、長さ５０μｍ、幅０.２５μｍ及び隣の第１のビットラインＢＬ１と
の間の間隔０.２５μｍを有する。これらのビットラインＢＬ１は例えばＡｌＣ ｕ又はシリサイドから形成される。これら隣り合う第１のビットラインＢＬ１は
Ｓｉ０2又はＳｉ3Ｎ4から成る平坦化絶縁層２３によって互いに絶縁されている 。
在する第１のビットラインＢＬ１が配置されている。ビットラインＢＬ１は厚さ
０.６μｍ、長さ５０μｍ、幅０.２５μｍ及び隣の第１のビットラインＢＬ１と
の間の間隔０.２５μｍを有する。これらのビットラインＢＬ１は例えばＡｌＣ ｕ又はシリサイドから形成される。これら隣り合う第１のビットラインＢＬ１は
Ｓｉ０2又はＳｉ3Ｎ4から成る平坦化絶縁層２３によって互いに絶縁されている 。
【００３３】 これら第１のビットラインＢＬ１の表面上にはグリッド状に第１の層にメモリ
素子Ｓ１が配置されている。このメモリ素子Ｓ１は図１に基づいて説明されたメ
モリ素子Ｓのように構成されている。これらのメモリ素子Ｓ１はそれぞれ第１の
強磁性層１、非磁性層２、第２の強磁性層３及び反強磁性層４を有する。第１の
強磁性層１及び第２の強磁性層３はＮｉＦｅを含み、厚さ１０ｎｍを有する。非
磁性層２はＡｌ2Ｏ3を含み、厚さ２ｎｍから３ｎｍを有する。反強磁性層４はＦ
ｅＭｎを含み、厚さ１０ｎｍから２０ｎｍを有する。基板２１の表面に対して平
行に、これらのメモリ素子Ｓ１はそれぞれ０.２５μｍ×０.２５μｍの断面積を
有する。これらのメモリ素子Ｓ１はＳｉ０2又はＳｉ3Ｎ4から成る平坦化絶縁層 ２３によって互いに絶縁されている。
素子Ｓ１が配置されている。このメモリ素子Ｓ１は図１に基づいて説明されたメ
モリ素子Ｓのように構成されている。これらのメモリ素子Ｓ１はそれぞれ第１の
強磁性層１、非磁性層２、第２の強磁性層３及び反強磁性層４を有する。第１の
強磁性層１及び第２の強磁性層３はＮｉＦｅを含み、厚さ１０ｎｍを有する。非
磁性層２はＡｌ2Ｏ3を含み、厚さ２ｎｍから３ｎｍを有する。反強磁性層４はＦ
ｅＭｎを含み、厚さ１０ｎｍから２０ｎｍを有する。基板２１の表面に対して平
行に、これらのメモリ素子Ｓ１はそれぞれ０.２５μｍ×０.２５μｍの断面積を
有する。これらのメモリ素子Ｓ１はＳｉ０2又はＳｉ3Ｎ4から成る平坦化絶縁層 ２３によって互いに絶縁されている。
【００３４】 第１の層のメモリ素子Ｓ１の上側に、ストリップ状の、互いに平行に延在する
ワードラインが配置されている。これらのワードラインは第１のビットラインＢ
Ｌ１に対して垂直方向に延在する。第１の層のメモリ素子Ｓ１はそれぞれこれら
ワードラインＷＬのうちの１つと第１のビットラインＢＬ１のうちの１つとの間
の交点に配置されている。ワードラインＷＬは例えば厚さ０.６μｍを有する。 これらのワードラインＷＬはＡｌＣｕ及びＴｉ/ＴｉＮを含む。これらのワード ラインＷＬの幅は０.２５μｍであり、隣り合ったワードラインＷＬの間の間隔 は０.２５μｍである。ワードラインＷＬの長さは５０００μｍである。隣り合 ったワードラインＷＬの間にはＳｉ０2から成る平坦化絶縁層２５が配置されて いる。
ワードラインが配置されている。これらのワードラインは第１のビットラインＢ
Ｌ１に対して垂直方向に延在する。第１の層のメモリ素子Ｓ１はそれぞれこれら
ワードラインＷＬのうちの１つと第１のビットラインＢＬ１のうちの１つとの間
の交点に配置されている。ワードラインＷＬは例えば厚さ０.６μｍを有する。 これらのワードラインＷＬはＡｌＣｕ及びＴｉ/ＴｉＮを含む。これらのワード ラインＷＬの幅は０.２５μｍであり、隣り合ったワードラインＷＬの間の間隔 は０.２５μｍである。ワードラインＷＬの長さは５０００μｍである。隣り合 ったワードラインＷＬの間にはＳｉ０2から成る平坦化絶縁層２５が配置されて いる。
【００３５】 ワードラインＷＬの上側には第２の層のメモリ素子Ｓ２が配置されている。こ
れらのメモリ素子Ｓ２は第１の層のメモリ素子Ｓ１のようにグリッド状に配置さ
れている。これらのメモリ素子Ｓ２はそれぞれワードラインＷＬのうちの１つに
接触している。これらのメモリ素子Ｓ２はメモリ素子Ｓ１のように構成されてお
り、第１の強磁性層１、非磁性層２、第２の強磁性層３及び反強磁性層４を有す
る。メモリ素子Ｓ２の厚さ及び材料に対しては、メモリ素子Ｓ１に関して言及さ
れたことが当てはまる。
れらのメモリ素子Ｓ２は第１の層のメモリ素子Ｓ１のようにグリッド状に配置さ
れている。これらのメモリ素子Ｓ２はそれぞれワードラインＷＬのうちの１つに
接触している。これらのメモリ素子Ｓ２はメモリ素子Ｓ１のように構成されてお
り、第１の強磁性層１、非磁性層２、第２の強磁性層３及び反強磁性層４を有す
る。メモリ素子Ｓ２の厚さ及び材料に対しては、メモリ素子Ｓ１に関して言及さ
れたことが当てはまる。
【００３６】 第２の層の隣り合ったメモリ素子Ｓ２は平坦化絶縁層２６によって互いに絶縁
されている。この平坦化絶縁層２６は例えばデポジション及び化学的機械的研磨
によってＳｉ０2又はＳｉ3Ｎ4から形成されている。
されている。この平坦化絶縁層２６は例えばデポジション及び化学的機械的研磨
によってＳｉ０2又はＳｉ3Ｎ4から形成されている。
【００３７】 第２の層のメモリ素子Ｓ２の上側には第２のビットラインＢＬ２が配置されて
いる。これらのビットラインＢＬ２はストリップ状であり、互いに平行に延在す
る。さらに、これら第２のビットラインＢＬ２は第１のビットラインＢＬ１に対
して平行に延在している。これら第２のビットラインＢＬ２はＡｌＣｕ及びＴｉ
/ＴｉＮを含み、厚さ０.６μｍ、長さ５０μｍを有する。これら第２のビットラ
インＢＬ２は幅０.２５μｍ、及び隣の第２のビットラインＢＬ２との間の間隔 ０.２５μｍを有する。隣り合ったこれら第２のビットラインの間には例えばＳ ｉ０2から成る平坦化絶縁層２７によって互いに絶縁されている。
いる。これらのビットラインＢＬ２はストリップ状であり、互いに平行に延在す
る。さらに、これら第２のビットラインＢＬ２は第１のビットラインＢＬ１に対
して平行に延在している。これら第２のビットラインＢＬ２はＡｌＣｕ及びＴｉ
/ＴｉＮを含み、厚さ０.６μｍ、長さ５０μｍを有する。これら第２のビットラ
インＢＬ２は幅０.２５μｍ、及び隣の第２のビットラインＢＬ２との間の間隔 ０.２５μｍを有する。隣り合ったこれら第２のビットラインの間には例えばＳ ｉ０2から成る平坦化絶縁層２７によって互いに絶縁されている。
【００３８】 周辺部には基板２１に第１のトランジスタＴ１及び第２のトランジスタＴ２が
設けられている。この第１のトランジスタＴ１及び第２のトランジスタＴ２を介
して第１のビットラインＢＬ１のうちの１つ乃至は第２のビットラインＢＬ２の
うちの１つが制御可能である。第１のトランジスタＴ１はソース/ドレイン領域 Ｓ/Ｄ１、ゲート酸化物ＧＯＸ１、ゲート電極Ｇ１及びゲート絶縁物ＧＩ１を有 する。第２のトランジスタＴ２はソース/ドレイン領域Ｓ/Ｄ２、ゲート酸化物Ｇ
ＯＸ２、ゲート電極Ｇ２及びゲート絶縁物ＧＩ２を有する。
設けられている。この第１のトランジスタＴ１及び第２のトランジスタＴ２を介
して第１のビットラインＢＬ１のうちの１つ乃至は第２のビットラインＢＬ２の
うちの１つが制御可能である。第１のトランジスタＴ１はソース/ドレイン領域 Ｓ/Ｄ１、ゲート酸化物ＧＯＸ１、ゲート電極Ｇ１及びゲート絶縁物ＧＩ１を有 する。第２のトランジスタＴ２はソース/ドレイン領域Ｓ/Ｄ２、ゲート酸化物Ｇ
ＯＸ２、ゲート電極Ｇ２及びゲート絶縁物ＧＩ２を有する。
【００３９】 第１のビットラインＢＬ１はそれぞれ各第１のトランジスタＴ１のソース/ド レイン領域Ｓ/Ｄ１のうちの１つに接続されている。これは例えば第１のビット ラインＢＬ１が当該ソース/ドレイン領域Ｓ/Ｄ１の表面にまで達することによっ
て行われる。第２のビットラインＢＬ２は所属の第２のトランジスタＴ２にコン
タクト２８を介して接続されている。このコンタクト２８は例えば深いコンタク
トホールを開口することによって実現される。この深いコンタクトホールは平坦
化絶縁層２３、２４、２５、２６を貫通し、金属性充填物によって充填される。
代わりに、このコンタクトホールはとりわけマルチステージプロセスにおいて第
１のビットラインＢＬ１、第１の層のメモリ素子Ｓ１、ワードラインＷＬ、第２
の層のメモリ素子Ｓ２及び第２のビットラインＢＬ２の構造化と同時に開口され
、充填される。このコンタクト２８は第２のトランジスタＴ２のソース/ドレイ ン領域Ｓ/Ｄ２のうちの１つの表面にまで達する。
て行われる。第２のビットラインＢＬ２は所属の第２のトランジスタＴ２にコン
タクト２８を介して接続されている。このコンタクト２８は例えば深いコンタク
トホールを開口することによって実現される。この深いコンタクトホールは平坦
化絶縁層２３、２４、２５、２６を貫通し、金属性充填物によって充填される。
代わりに、このコンタクトホールはとりわけマルチステージプロセスにおいて第
１のビットラインＢＬ１、第１の層のメモリ素子Ｓ１、ワードラインＷＬ、第２
の層のメモリ素子Ｓ２及び第２のビットラインＢＬ２の構造化と同時に開口され
、充填される。このコンタクト２８は第２のトランジスタＴ２のソース/ドレイ ン領域Ｓ/Ｄ２のうちの１つの表面にまで達する。
【００４０】 メモリセルあたりの所要面積はこの例では４（０.２５μｍ）2／２である。
【００４１】 このメモリセル装置は互いに基本的に平行に延在するビットラインＢＬｉ，ｉ
＝１,２,...ｎを有する。これらのビットラインに対して横方向にワードライン ＷＬｊ，ｊ＝１,２,...ｍが延在する。これらのワードラインＷＬｊは同様に互 いに平行に延在している。ビットラインＢＬｉとワードラインＷＬｊとの交点に
各層においてそれぞれメモリ素子Ｓｉ，ｊが配置されている（図３参照）。
＝１,２,...ｎを有する。これらのビットラインに対して横方向にワードライン ＷＬｊ，ｊ＝１,２,...ｍが延在する。これらのワードラインＷＬｊは同様に互 いに平行に延在している。ビットラインＢＬｉとワードラインＷＬｊとの交点に
各層においてそれぞれメモリ素子Ｓｉ，ｊが配置されている（図３参照）。
【００４２】 ビットラインＢＬｉはそれぞれ演算増幅器ＯＰｉ，ｉ＝１,２,...ｎの反転入 力側に接続されている。演算増幅器ＯＰｉの非反転入力側はアース電位に接続さ
れている。演算増幅器ＯＰｉは帰還されており、それぞれ帰還抵抗ＲＫｉを有す
る。演算増幅器ＯＰｉはそれぞれ出力側Ａｉを有する。
れている。演算増幅器ＯＰｉは帰還されており、それぞれ帰還抵抗ＲＫｉを有す
る。演算増幅器ＯＰｉはそれぞれ出力側Ａｉを有する。
【００４３】 このメモリセル装置では、論理値０及び１にはそれぞれメモリ素子Ｓｉ，ｊの
抵抗値のうちの１つが割り当てられている。
抵抗値のうちの１つが割り当てられている。
【００４４】 メモリセル装置に格納されている情報の読み出しのためには、メモリ素子Ｓｉ
，ｊに格納された情報の読み出しのためにワードラインＷＬｊが制御される。こ
のために、ワードラインＷＬｊは例えば＋１ボルトの電位に置かれる。他の全て
のワードラインＷＬｌ、ｌ≠ｊは０ボルトに置かれる。全ビットラインＢＬｉ，
ｉ＝１,２,...ｎも同様に０ボルトに置かれる。というのも、これらの全ビット ラインＢＬｉ，ｉ＝１,２,...ｎは帰還演算増幅器ＯＰｉの反転入力側に接続さ れており、この反転入力側は常に０ボルトに調整されるからである。演算増幅器
ＯＰｉの出力側Ａｉにおいて電圧 Ｕout＝１Ｖ・Ｒ／（Ｒx＋Ｒl） が取り出される。ただしこの場合、Ｒは帰還抵抗ＲＫｉの抵抗であり、Ｒxはメ モリ素子Ｓｉ，ｊの抵抗であり、Ｒlは電流が流れるワードラインＷＬｊ及びビ ットラインＢＬｉのライン部分の抵抗である。この電圧からメモリ素子Ｓｉ，ｊ
の抵抗Ｒxが計算される。なぜなら、その他の数値が既知だからである。
，ｊに格納された情報の読み出しのためにワードラインＷＬｊが制御される。こ
のために、ワードラインＷＬｊは例えば＋１ボルトの電位に置かれる。他の全て
のワードラインＷＬｌ、ｌ≠ｊは０ボルトに置かれる。全ビットラインＢＬｉ，
ｉ＝１,２,...ｎも同様に０ボルトに置かれる。というのも、これらの全ビット ラインＢＬｉ，ｉ＝１,２,...ｎは帰還演算増幅器ＯＰｉの反転入力側に接続さ れており、この反転入力側は常に０ボルトに調整されるからである。演算増幅器
ＯＰｉの出力側Ａｉにおいて電圧 Ｕout＝１Ｖ・Ｒ／（Ｒx＋Ｒl） が取り出される。ただしこの場合、Ｒは帰還抵抗ＲＫｉの抵抗であり、Ｒxはメ モリ素子Ｓｉ，ｊの抵抗であり、Ｒlは電流が流れるワードラインＷＬｊ及びビ ットラインＢＬｉのライン部分の抵抗である。この電圧からメモリ素子Ｓｉ，ｊ
の抵抗Ｒxが計算される。なぜなら、その他の数値が既知だからである。
【００４５】 ビットラインＢＬｉ及びワードラインＷＬｊは金属から形成される。この結果
、これらのラインの抵抗は非常に小さい。帰還抵抗ＲＫｉは例えば１００ｋΩで
ある。メモリ素子Ｓｉ，ｊの抵抗Ｒxは、第１の強磁性層１と第２の強磁性層３ との磁化が平行に配向されている場合にはほぼ１００ｋΩであり、第１の強磁性
層１と第２の強磁性層３との磁化が反平行に配向されている場合には１１０ｋΩ
である。各層には１００個のビットラインＢＬｉ及び１００００個のワードライ
ンＷＬｊが設けられている。よって、入力信号の変化は仮定されるメモリ素子Ｓ
ｉ，ｊの抵抗値に依存して１００ｍＶである。１０の抵抗比Ｒ／（Ｒx＋Ｒl）に
よって、この変化は演算増幅器ＯＰｉの出力側Ａｉにおいて１ボルトに増幅され
る。
、これらのラインの抵抗は非常に小さい。帰還抵抗ＲＫｉは例えば１００ｋΩで
ある。メモリ素子Ｓｉ，ｊの抵抗Ｒxは、第１の強磁性層１と第２の強磁性層３ との磁化が平行に配向されている場合にはほぼ１００ｋΩであり、第１の強磁性
層１と第２の強磁性層３との磁化が反平行に配向されている場合には１１０ｋΩ
である。各層には１００個のビットラインＢＬｉ及び１００００個のワードライ
ンＷＬｊが設けられている。よって、入力信号の変化は仮定されるメモリ素子Ｓ
ｉ，ｊの抵抗値に依存して１００ｍＶである。１０の抵抗比Ｒ／（Ｒx＋Ｒl）に
よって、この変化は演算増幅器ＯＰｉの出力側Ａｉにおいて１ボルトに増幅され
る。
【００４６】 全てのビットラインＢＬｉが０ボルトであるので、これらのビットラインＢＬ
ｉの間には寄生電流は流れない。電流路は選択されたワードラインＷＬｊと全て
のビットラインＢＬｉとの間でだけ閉じられている。従って、ビットラインＢＬ
ｉよりも多くのワードラインＷＬｊを使用すると有利である。層メモリ素子あた
り１Ｍｂｉｔを有するメモリセル装置は有利にはｎ＝１００個のビットラインＢ
Ｌｉ及びＭ＝１００００個のワードラインＷＬｊによって構成される。よって、
各層にはたった１００個のセンスアンプが必要なだけである。それぞれ選択され
たワードラインＢＬｊに流れる電流は１００個のメモリ素子Ｓｉ，ｊの並列接続
から得られる。これら１００個のメモリ素子Ｓｉ，ｊはそれぞれほぼ１００ｋΩ
の抵抗を有する。この並列回路はほぼ１ｋΩの抵抗を有する。この場合、ビット
ラインＢＬｉの長さは重要ではない。というのも、これは反転チャージ（umlade
n）されないからである。
ｉの間には寄生電流は流れない。電流路は選択されたワードラインＷＬｊと全て
のビットラインＢＬｉとの間でだけ閉じられている。従って、ビットラインＢＬ
ｉよりも多くのワードラインＷＬｊを使用すると有利である。層メモリ素子あた
り１Ｍｂｉｔを有するメモリセル装置は有利にはｎ＝１００個のビットラインＢ
Ｌｉ及びＭ＝１００００個のワードラインＷＬｊによって構成される。よって、
各層にはたった１００個のセンスアンプが必要なだけである。それぞれ選択され
たワードラインＢＬｊに流れる電流は１００個のメモリ素子Ｓｉ，ｊの並列接続
から得られる。これら１００個のメモリ素子Ｓｉ，ｊはそれぞれほぼ１００ｋΩ
の抵抗を有する。この並列回路はほぼ１ｋΩの抵抗を有する。この場合、ビット
ラインＢＬｉの長さは重要ではない。というのも、これは反転チャージ（umlade
n）されないからである。
【００４７】 メモリ素子Ｓｉ，ｊに情報を書き込むためには、ビットラインＢＬｉ及びワー
ドラインＷＬｊにそれぞれｍＡのオーダーの電流ＩWL、ＩBLが印加される。この
電流はライトラインＢＬｉとワードラインＷＬｊのまわりにそれぞれ磁界ＨWL、
ＨBLを誘導する。磁界ＨWL、ＨBLはビットラインＢＬｉとワードラインＷＬｊと
の交点において第１の強磁性層１の磁化に影響を与える（図１参照）。第２の強
磁性層３の磁化はこれに隣接する反強磁性層４によって固定されている。
ドラインＷＬｊにそれぞれｍＡのオーダーの電流ＩWL、ＩBLが印加される。この
電流はライトラインＢＬｉとワードラインＷＬｊのまわりにそれぞれ磁界ＨWL、
ＨBLを誘導する。磁界ＨWL、ＨBLはビットラインＢＬｉとワードラインＷＬｊと
の交点において第１の強磁性層１の磁化に影響を与える（図１参照）。第２の強
磁性層３の磁化はこれに隣接する反強磁性層４によって固定されている。
【図１】 所属のビットライン及びワードラインを有するメモリ素子を示す。
【図２】 メモリ素子を有する複数の層を有するメモリセル装置の断面図である。
【図３】 メモリセル装置のアーキテクチャを示す。
ＷＬ ワードライン ＢＬ ビットライン １ 強磁性層 ２ 非磁性層 ３ 強磁性層 ４ 反強磁性層 ２１ 半導体基板 ２２ 絶縁構造 ２３、２４、２５、２６ 平坦化絶縁層 ２８ コンタクト
Claims (9)
- 【請求項１】 メモリセル装置において、 互いに基本的に平行に延在する複数のワードライン及び互いに基本的に平行に
延在する複数のビットラインが設けられており、前記ワードラインは前記ビット
ラインに対して横方向に延在し、 メモリ素子には磁気抵抗効果を有する層構造が設けられており、前記メモリ素
子はそれぞれ前記ワードラインのうちの１つと前記ビットラインのうちの１つと
の間に配置されており、 前記メモリ素子は少なくとも２つの層に配置されており、該少なくとも２つの
層は互いに上下に配置されている、メモリセル装置。 - 【請求項２】 メモリ素子はそれぞれ２つの強磁性層と該２つの強磁性層の
間に配置された非磁性層とを有し、 前記メモリ素子はそれぞれ２つの磁化状態を有する、請求項１記載のメモリセ
ル装置。 - 【請求項３】 強磁性層はそれぞれＦｅ，Ｎｉ，Ｃｏ，Ｃｒ，Ｍｎ，Ｇｄ，
Ｄｙのうちの少なくとも１つの元素を含み、 前記強磁性層の厚さはそれぞれ２０ｎｍより小さいか又は２０ｎｍに等しく、 非磁性層はＡｌ2Ｏ3，ＮｉＯ，ＨｆＯ2，ＴｉＯ2，ＮｂＯ，ＳｉＯ2のうちの 少なくとも１つの材料を含み、１ｎｍから４ｎｍの範囲の厚さを有する、請求項
２記載のメモリセル装置。 - 【請求項４】 反強磁性層が設けられており、該反強磁性層は強磁性層のう
ちの１つに隣接されており、前記反強磁性層は隣接する前記強磁性層における磁
化方向を決定する、請求項２又は３記載のメモリセル装置。 - 【請求項５】 反強磁性層はＦｅ，Ｍｎ，Ｎｉ，Ｉｒ，Ｔｂ及びＯのうちの
少なくとも１つの元素を含む、請求項４記載のメモリセル装置。 - 【請求項６】 メモリ素子はワードライン及びビットラインによって形成さ
れる平面において０.５μｍから２０μｍの範囲の寸法を有する、請求項１から ５のうちの１項記載のメモリセル装置。 - 【請求項７】 メモリ素子はビットライン及びワードラインよりも高オーム
抵抗であり、それぞれ前記ワードラインのうちの１つと前記ビットラインのうち
の１つとの間に接続されており、 前記ビットラインはそれぞれセンスアンプに接続されており、該センスアンプ
を介して各ビットラインの電位が基準電位に調整可能であり、前記センスアンプ
において出力信号が取り出し可能である、請求項１から６のうちの１項記載のメ
モリセル装置。 - 【請求項８】 センスアンプは帰還演算増幅器を有する、請求項７記載のメ
モリセル装置。 - 【請求項９】 メモリ素子の層あたりのワードライン数はビットライン数よ
りも大きい、請求項７又は８記載のメモリセル装置。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19744095A DE19744095A1 (de) | 1997-10-06 | 1997-10-06 | Speicherzellenanordnung |
| DE19744095.9 | 1997-10-06 | ||
| PCT/DE1998/002876 WO1999018578A1 (de) | 1997-10-06 | 1998-09-28 | Speicherzellenanordnung |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001519582A true JP2001519582A (ja) | 2001-10-23 |
Family
ID=7844730
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000515275A Pending JP2001519582A (ja) | 1997-10-06 | 1998-09-28 | メモリセル装置 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US6351408B1 (ja) |
| EP (1) | EP1019913B1 (ja) |
| JP (1) | JP2001519582A (ja) |
| CN (1) | CN1134014C (ja) |
| DE (2) | DE19744095A1 (ja) |
| TW (1) | TW418392B (ja) |
| WO (1) | WO1999018578A1 (ja) |
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| KR100880098B1 (ko) * | 2001-08-17 | 2009-01-23 | 엔엑스피 비 브이 | 메모리 장치 및 메모리 장치의 제조 방법 |
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| US6259644B1 (en) | 1997-11-20 | 2001-07-10 | Hewlett-Packard Co | Equipotential sense methods for resistive cross point memory cell arrays |
| US6083764A (en) * | 1998-07-20 | 2000-07-04 | Motorola, Inc. | Method of fabricating an MTJ with low areal resistance |
| TW440835B (en) * | 1998-09-30 | 2001-06-16 | Siemens Ag | Magnetoresistive memory with raised interference security |
| KR100408576B1 (ko) * | 1999-03-19 | 2003-12-03 | 인피니언 테크놀로지스 아게 | 기억 셀 어레이 및 그의 제조 방법 |
| DE19914489C1 (de) * | 1999-03-30 | 2000-06-08 | Siemens Ag | Vorrichtung zur Bewertung der Zellenwiderstände in einem magnetoresistiven Speicher |
| DE19942447C2 (de) * | 1999-09-06 | 2003-06-05 | Infineon Technologies Ag | Speicherzellenanordnung und Verfahren zu deren Betrieb |
| US6611405B1 (en) * | 1999-09-16 | 2003-08-26 | Kabushiki Kaisha Toshiba | Magnetoresistive element and magnetic memory device |
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