JP2008226901A - 縦型スピントランジスタ及びその製造方法 - Google Patents
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Abstract
【解決手段】磁性体で形成された層を含んでいる第1のソースドレイン層と;前記第1のソースドレイン層上に形成されており、半導体で形成された層を含んでいる、チャネル層と、前記チャネル層上に形成されており、磁性体で形成された層を含んでいる、第2のソースドレイン層と、を含む突起構造と;前記チャネル層の側面に形成されたゲート絶縁膜と;前記ゲート絶縁膜の表面に形成されたゲート電極と;を具備することを特徴とする縦型スピントランジスタ。
【選択図】図1
Description
図1は、第1実施例の縦型スピントランジスタ101の側方断面図である。縦型スピントランジスタ101の下方には、基板111と、絶縁膜112と、半導体層113が存在する。縦型スピントランジスタ101は、第1のソースドレイン層121と、チャネル層122と、第2のソースドレイン層123と、ゲート絶縁膜131と、ゲート電極132と、絶縁層141と、スピン書き込み配線142とを具備する。
半導体層113について説明する。
半導体層113の表面構造について説明する。
スピン書き込み配線142について説明する。
本実施例では、SOI(Silicon on Insulator)基板のSi層上にSiGe結晶層をエピタキシャル成長で成膜し、SOI基板を高温で熱酸化する事で、GOI構造を実現する。従って、本実施例では、図1のように、基板111上のある領域にはGe層(半導体層)113を形成し、基板111上のある領域にはSi層(残存半導体層)151を残す事が可能である。
図7A乃至Hは、第1実施例の縦型スピントランジスタ101の製造工程図である。
図8Aは、第2実施例の縦型スピントランジスタ101の側方断面図である。図8Aの縦型スピントランジスタ101の下方には、基板111と、絶縁膜112と、半導体層113とが存在する。図8Aの縦型スピントランジスタ101は、第1のソースドレイン層121と、チャネル層122と、第2のソースドレイン層123と、ゲート絶縁膜131と、ゲート電極132と、スピン書き込み層161とを具備する。
図8Bは、第3実施例の縦型スピントランジスタ101の側方断面図である。図8Bの縦型スピントランジスタ101の下方には、基板111と、絶縁膜112と、半導体層113とが存在する。図8Bの縦型スピントランジスタ101は、第1のソースドレイン層121と、チャネル層122と、第2のソースドレイン層123と、ゲート絶縁膜131と、ゲート電極132と、スピン書き込み層161とを具備する。
図8Cは、第4実施例の縦型スピントランジスタ101の側方断面図である。図8Cの縦型スピントランジスタ101の下方には、基板111と、絶縁膜112と、半導体層113とが存在する。図8Cの縦型スピントランジスタ101は、第1のソースドレイン層121と、チャネル層122と、第2のソースドレイン層123と、ゲート絶縁膜131と、ゲート電極132と、スピン書き込み層161とを具備する。
図8Dは、第5実施例の縦型スピントランジスタ101の側方断面図である。図8Dの縦型スピントランジスタ101の下方には、基板111と、絶縁膜112と、半導体層113とが存在する。図8Dの縦型スピントランジスタ101は、第1のソースドレイン層121と、チャネル層122と、第2のソースドレイン層123と、ゲート絶縁膜131と、ゲート電極132と、スピン書き込み層161とを具備する。
第2乃至第5実施例では、スピントランジスタ101に、スピン書き込み層161が設けられている。よって、第2乃至第5実施例では、第1実施例と同様、トランジスタ101の形成後にトランジスタ101の特性を変更することができる。
第2乃至第5実施例の縦型スピントランジスタ101の製造方法は、第1実施例の縦型スピントランジスタ101の製造方法とほぼ同様である。主な相違点は、図7Cの工程の最後で更に、第2のソースドレイン層123上にスピン書き込み層161を堆積する点と、図7Dの工程で、スピン書き込み層161と第2のソースドレイン層123とチャネル層122とを含む突起構造202を形成する点と、図7Hの工程で、スピン書き込み配線142を形成する必要がない点である。
第1乃至第5実施例における第1のソースドレイン層121は、その全部又はその一部が磁性体で形成されている層である。例えば、第2実施例における第1のソースドレイン層121は、その全部が磁性体で形成されている層であり、磁性層のみを含んでいる。例えば、第3実施例における第1のソースドレイン層121は、その一部が磁性体で形成されている層であり、磁性層と非磁性層とを含んでいる。
111 基板
112 絶縁膜
113 半導体層
121 第1のソースドレイン層
122 チャネル層
123 第2のソースドレイン層
131 ゲート絶縁膜
132 ゲート電極
141 絶縁層
142 スピン書き込み配線
151 残存半導体層
161 スピン書き込み層
201 GOI基板
202 突起構造
301 トランジスタ
311 ゲート絶縁膜
312 ゲート電極
401 トランジスタ
411 ゲート絶縁膜
412 ゲート電極
501 SOI基板
511 Si層
512 SiGe層
513 Siキャップ層
521 結晶層
522 熱酸化膜
Claims (14)
- 磁性体で形成された層を含んでいる第1のソースドレイン層と;
前記第1のソースドレイン層上に形成されており、
半導体で形成された層を含んでいる、
チャネル層と、
前記チャネル層上に形成されており、
磁性体で形成された層を含んでいる、
第2のソースドレイン層と、
を含む突起構造と;
前記チャネル層の側面に形成されたゲート絶縁膜と;
前記ゲート絶縁膜の表面に形成されたゲート電極と;を具備することを特徴とする縦型スピントランジスタ。 - 前記第1のソースドレイン層が、半導体層上に形成されていることを特徴とする請求項1に記載の縦型スピントランジスタ。
- 前記半導体層が、Si層、SiGe層、又はGe層であることを特徴とする請求項2に記載の縦型スピントランジスタ。
- 前記半導体層が、半導体基板上に形成された絶縁膜上に形成されている半導体層であることを特徴とする請求項2乃至3のいずれか1項に記載の縦型スピントランジスタ。
- 前記半導体層が、半導体基板であることを特徴とする請求項2乃至3のいずれか1項に記載の縦型スピントランジスタ。
- 前記半導体層の表面が、(100)面又は(110)面であることを特徴とする請求項2乃至5のいずれか1項に記載の縦型スピントランジスタ。
- 前記半導体層が、Ge層を含んでおり、
前記第1及び第2のソースドレイン層がそれぞれ、Fe3Si層を含んでおり、
前記チャネル層が、GaAs層又はGe層を含んでいることを特徴とする請求項2乃至6のいずれか1項に記載の縦型スピントランジスタ。 - 前記チャネル層が、III-V族化合物半導体又はIV族半導体で形成された層を含んでいることを特徴とする請求項1乃至7のいずれか1項に記載の縦型スピントランジスタ。
- 前記チャネル層が、ひずみ半導体で形成された層を含んでいることを特徴とする請求項1乃至8のいずれか1項に記載の縦型スピントランジスタ。
- 前記第2のソースドレイン層上に形成された絶縁層と;
前記絶縁層上に形成されたスピン書き込み配線と;を具備することを特徴とする請求項1乃至9のいずれか1項に記載の縦型スピントランジスタ。 - 前記第2のソースドレイン層上に形成されたスピン書き込み層を具備することを特徴とする請求項1乃至9のいずれか1項に記載の縦型スピントランジスタ。
- 磁性体で形成された層を含む第1のソースドレイン層を形成し;
前記第1のソースドレイン層上に形成され、
半導体で形成された層を含む、
チャネル層と、
前記チャネル層上に形成され、
磁性体で形成された層を含む、
第2のソースドレイン層と、
を含む突起構造を形成し;
前記チャネル層の側面にゲート絶縁膜を形成し;
前記ゲート絶縁膜の表面にゲート電極を形成する;ことを特徴とする縦型スピントランジスタの製造方法。 - 前記第2のソースドレイン層上に絶縁層を形成し;
前記絶縁層上にスピン書き込み配線を形成する;ことを特徴とする請求項12に記載の縦型スピントランジスタの製造方法。 - 前記第2のソースドレイン層上にスピン書き込み層を形成することを特徴とする請求項12に記載の縦型スピントランジスタの製造方法。
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