WO2012081694A1 - スピン伝導構造、メモリ素子、スピントランジスタ及びスピン伝導構造の形成方法 - Google Patents

スピン伝導構造、メモリ素子、スピントランジスタ及びスピン伝導構造の形成方法 Download PDF

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spin
group
heusler alloy
ferromagnetic
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宏平 浜屋
憲太郎 澤野
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国立大学法人九州大学
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    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices

Definitions

  • the present invention relates to a spin conduction structure of an all single crystal composed of ferromagnetic metal / semiconductor / ferromagnetic metal, a spin conduction element using the same, and the like.
  • CMOS complementary metal-oxide-semiconductor
  • MRAM magnetic random access memory
  • MTJ Magnetic Tunnel Junction
  • the magnitude of the output current value is determined in accordance with the magnetization arrangement of the two ferromagnetic electrodes in parallel or antiparallel, and the memory operation (binarization) of “1” or “0” is realized with non-volatility. .
  • one element is a 1-bit memory cell, and in order to increase the number of bits, parallel arrangement (high integration) by miniaturization of MTJ elements is conceivable.
  • the instability of magnetization due to thermal disturbance becomes obvious as the size and thickness of the ferromagnetic electrode are reduced. Therefore, the development of a spin transistor using a semiconductor channel is important for increasing the number of bits.
  • a semiconductor spin transistor has a lateral structure as a basic feature, it is possible to achieve an extremely short channel aiming at extremely low power consumption, and an efficient connection with many metal spintronic devices having a stacked vertical structure such as the MTJ described above. Fusion and three-dimensional high integration are difficult, and there are many problems to be overcome in terms of structure.
  • Patent Document 1 As a technique related to a semiconductor spin transistor, a technique disclosed in Patent Document 1 is disclosed.
  • the technique disclosed in Patent Document 1 includes a first source / drain layer including a layer formed of a magnetic material, and a layer formed on the first source / drain layer and formed of a semiconductor.
  • a protrusion structure including a channel layer, a second source / drain layer formed on the channel layer and including a layer formed of a magnetic material, and formed on a side surface of the channel layer.
  • a vertical spin transistor comprising a gate insulating film and a gate electrode formed on a surface of the gate insulating film.
  • Non-Patent Document 1 is a technique for forming an atomic layer control interface between a single crystal ferromagnetic alloy Fe 3 Si and a group IV semiconductor Si
  • Non-Patent Document 2 is an Fe 3 Si / Si interface. This is a technique of Schottky junction type electric spin injection and detection by controlling the conduction of the.
  • K.Hamaya, K.Ueda, Y.Kishi, Y.Ando, T.Sadoh, and M.Miyao "Epitaxial ferromagnetic Fe3Si / Si (111) structures with high-quality heterointerfaces", APPLIED PHYSICS LETTERS, AMERICAN PHY , Vol.93, No.13, 29 September 2008 Y.ANDO, K.Hamaya, K.Kasahara, Y.Kishi, K.Ueda, K.Sawano, T.Sadoh, and M.Miyao, "Electrical injection and detection of spin-polarized electrons in sillicon throuh an Fe3 / Schottky tunnel barrier ", APPLIED PHYSICS LETTERS, AMERICAN INSTITUTE OF PHYSICS, Vol.94, 182105, 5 May 2009
  • Patent Document 1 describes that the surface of a semiconductor layer is a (100) plane or a (110) plane in a vertical spin transistor in which a semiconductor is sandwiched between magnetic bodies.
  • a compound is formed between the ferromagnetic metal and the semiconductor, and a defect or a reaction layer is generated at the heterointerface, so that spin injection may not be performed efficiently.
  • Non-Patent Documents 1 and 2 it has been established by the techniques of Non-Patent Documents 1 and 2 that a high-quality ferromagnetic Heusler alloy is grown on a group IV semiconductor, but there is a technique for growing a high-quality IV group semiconductor on a ferromagnetic Heusler alloy. Since it has not been established, a vertical spin memory device or a vertical spin transistor having a high-quality, defect-free heterointerface has not been realized.
  • the present invention provides a technology for epitaxially growing a group IV semiconductor (111) surface on a ferromagnetic Heusler alloy (111) surface with high quality, and a semiconductor element using the technology.
  • the spin conduction structure disclosed in the present application is a single crystal ferromagnetic Heusler alloy having a group IV semiconductor as a composition element and having a Miller index (111) plane as a growth plane, and an IV having a Miller index (111) plane as a growth plane.
  • a junction part in which a group semiconductor is laminated is formed, and the junction part has at least a junction structure in which the outermost surface of the ferromagnetic Heusler alloy is the group IV semiconductor surface. is there.
  • a junction is formed by laminating a group IV semiconductor (111) surface on a single crystal ferromagnetic Heusler alloy (111) surface. Since it has at least a junction structure in which the outermost surface of the magnetic Heusler alloy is a group IV semiconductor surface, the group IV semiconductor (111) can be epitaxially grown on the ferromagnetic Heusler alloy (111) at the atomic level.
  • the group IV semiconductor (111) is epitaxially grown at the atomic level on the ferromagnetic Heusler alloy (111), so that the metal and the metal are formed by a silicide (germanide) reaction that is expected to be more stable than crystallization of the group IV semiconductor.
  • a heterogeneous compound bonded to a semiconductor is not formed, and a high-quality, defect-free and flat planar heterointerface can be formed between a ferromagnetic Heusler alloy and a group IV semiconductor. There is an effect that spin can be efficiently injected between the magnetic Heusler alloy and the group IV semiconductor.
  • the outermost surface of the junction structure is the group IV semiconductor surface having a plurality of layers at the atomic level, and the group IV semiconductor surface is formed on the entire surface.
  • the group IV semiconductor surface functions as a high-quality substrate, and is formed on the junction structure. There is an effect that the group IV semiconductor can be grown with high quality.
  • the spin conduction structure disclosed in the present application is obtained by further laminating a single crystal ferromagnetic Heusler alloy having a Miller index (111) plane as a growth surface on the group IV semiconductor laminated on the ferromagnetic Heusler alloy. It is characterized by forming.
  • a single crystal ferromagnetic Heusler alloy (111) surface is further laminated on a group IV semiconductor laminated on a ferromagnetic Heusler alloy to form a junction.
  • the ferromagnetic Heusler alloy (111) can be epitaxially grown at the atomic level on the stacked group IV semiconductor (111).
  • the ferromagnetic Heusler alloy (111) is epitaxially grown on the group IV semiconductor (111) at the atomic level, so that the metal and the metal are formed by a silicide (germanide) reaction that is expected to be more stable than crystallization of the group IV semiconductor.
  • Ferromagnetic Heusler alloy (111) / Group IV semiconductor (111) / ferromagnetic Heusler alloy having a hetero interface having high quality, defect-free, and flatness without forming a heterogeneous compound bonded to a semiconductor It can be used for a semiconductor element (for example, transistor, memory, etc.) that can form a vertical structure of (111) and can efficiently inject spin between a ferromagnetic Heusler alloy and a group IV semiconductor. There is an effect that can be done.
  • the stacked group IV semiconductor (111) functions as a single crystal substrate having a flat surface. Therefore, the single crystal ferromagnetic Heusler alloy (111) can be epitaxially grown with high accuracy.
  • the memory element disclosed in the present application is a memory element using the spin conduction structure, wherein the spin direction in one ferromagnetic Heusler alloy layer of the spin conduction structure is fixed, and the other ferromagnetic Heusler alloy layer is provided.
  • the direction of the spin is reversible, and a current is passed in the stacking direction of the spin conduction structure to output a value corresponding to the spin direction of each layer.
  • the spin direction in one ferromagnetic Heusler alloy layer of the spin conduction structure is fixed, and the spin direction in the other ferromagnetic Heusler alloy layer can be reversed. Since a current is supplied in the stacking direction of the spin conduction structure and a value corresponding to the spin direction of each layer is output, a memory element using a vertical structure of ferromagnetic metal / semiconductor / ferromagnetic metal is realized. There is an effect that can be.
  • the memory element disclosed in the present application is characterized in that a gate voltage is applied to the group IV semiconductor layer, and a value based on an output characteristic corresponding to the value of the gate voltage is output.
  • the gate voltage is applied to the group IV semiconductor layer, and the value based on the output characteristics corresponding to the value of the gate voltage is output, so that the memory element is multi-valued.
  • the circuit configuration can be simplified and miniaturized.
  • the spin transistor disclosed in the present application is a spin transistor using the spin conduction structure, wherein a gate voltage is applied to the group IV semiconductor layer, and one ferromagnetic Heusler alloy layer in the spin conduction structure is used as a source layer. The other ferromagnetic Heusler alloy layer is used as a drain layer.
  • a gate voltage is applied to the group IV semiconductor layer, one ferromagnetic Heusler alloy layer in the spin conduction structure is used as a source layer, and the other ferromagnetic Heusler alloy is formed. Since this layer is a drain layer, it is possible to realize a spin transistor in which spin injection efficiency is remarkably improved by a high-quality, defect-free heterointerface.
  • the method of forming a spin transport structure disclosed in the present application includes a single element including a group IV semiconductor having a Miller index (111) plane as a growth plane on a group IV semiconductor substrate having a Miller index (111) as a growth plane.
  • a single crystal ferromagnetic Heusler alloy (111) surface is laminated on a group IV semiconductor (111) surface substrate, and a ferromagnetic Heusler alloy is composed.
  • the supply of the metal among the elements to be stopped is stopped, and the supply of the group IV semiconductor is stopped among the elements constituting the ferromagnetic Heusler alloy in a state where at least the junction structure having the IV group semiconductor surface as the outermost surface is formed.
  • the group IV semiconductor is stacked on at least the group IV semiconductor surface formed on the outermost surface, it is possible to epitaxially grow a single crystal of the group IV semiconductor (111) on the ferromagnetic Heusler alloy (111) at the atomic level. Obviously, the group IV semiconductor is stacked on at least the group IV semiconductor surface formed on the outermost surface, it is possible to epitaxially grow a single crystal of the group IV semiconductor (111) on the ferromagnetic Heusler alloy (111) at the atomic level. Become.
  • a silicide (germanide) reaction that is originally expected to be more stable than crystallization of a group IV semiconductor by epitaxially growing a group IV semiconductor (111) single crystal on a ferromagnetic Heusler alloy (111) at the atomic level. Does not form a heterogeneous compound in which a metal and a semiconductor are bonded to each other, and forms a hetero interface having high quality, defect-free and flatness on a ferromagnetic Heusler alloy, and a ferromagnetic Heusler alloy and a group IV. There is an effect that it is possible to form a spin conduction structure in which single crystal group IV semiconductors capable of efficiently injecting spins with a semiconductor are stacked.
  • the semiconductor supply stop step includes forming a plurality of layers of the group IV semiconductor surface on an outermost surface at an atomic level, and forming the group IV semiconductor on the entire outermost surface of the junction structure. The supply of the group IV semiconductor is stopped with the surface formed.
  • the group IV semiconductor surface functions as a high-quality substrate, and the junction structure is formed.
  • the group IV semiconductor can be grown with high quality.
  • the first ferromagnetic lamination step is performed at a substrate temperature of 0 ° C. or more and 200 ° C. or less
  • the semiconductor lamination step is performed at a substrate temperature of 300 ° C. or more and 400 ° C. or less. It is characterized by doing.
  • the substrate and the ferromagnetic Heusler alloy react.
  • the effect is that the ferromagnetic Heusler alloy can be epitaxially grown at the atomic level while suppressing this.
  • the inventors have obtained the knowledge that the substrate and the ferromagnetic Heusler alloy do not react at 400 ° C. or less after the growth of the ferromagnetic Heusler alloy is completed, the IV is obtained at 300 ° C. or more and 400 ° C. or less.
  • the substrate and the ferromagnetic Heusler alloy do not react, and the group IV semiconductor can be efficiently grown. Further, in the first ferromagnetic lamination process, even when the substrate temperature is very low, such as 0 ° C. to room temperature, the reaction between the substrate and the ferromagnetic Heusler alloy is suppressed, and the ferromagnetic Heusler alloy is suppressed. Can be epitaxially grown at the atomic level, so that a junction structure with higher accuracy can be formed.
  • the substrate temperature is temporarily set to 200 ° C. or more and less than 400 ° C., and a plurality of group IV semiconductors are stacked at an atomic level, and then the substrate temperature is set to 300 ° C. As described above, the IV group semiconductor is stacked at 400 ° C. or lower.
  • the substrate temperature is not suddenly increased to 400 ° C. in the semiconductor lamination process, but is temporarily 200 ° C. or higher and lower than 400 ° C. (lower temperature of 200 ° C. is preferable).
  • the surface of the ferromagnetic Heusler alloy is The temperature unstable portion is stabilized by a plurality of layers of the IV group semiconductor, and the subsequent epitaxial growth of the IV group semiconductor can be performed efficiently and stably while maintaining flatness.
  • the spin conduction structure forming method disclosed in the present application includes a second ferromagnetic layer in which the ferromagnetic Heusler alloy having a Miller index (111) plane as a growth surface is further laminated on the group IV semiconductor laminated in the semiconductor lamination step. And a laminating step.
  • a single crystal ferromagnetic Heusler alloy (111) surface is laminated on a group IV semiconductor laminated on a ferromagnetic Heusler alloy.
  • the ferromagnetic Heusler alloy (111) can be epitaxially grown on the group IV semiconductor (111) at the atomic level.
  • a silicide (germanide) reaction that is originally expected to be more stable than crystallization of a group IV semiconductor by epitaxially growing a group IV semiconductor (111) single crystal on a ferromagnetic Heusler alloy (111) at the atomic level.
  • a heterogeneous compound in which a metal and a semiconductor are bonded to each other, and has a high quality, defect-free, flat heterogeneous interface with a ferromagnetic Heusler alloy (111) / IV group semiconductor (111) / strong
  • a semiconductor element for example, transistor, memory, etc.
  • the laminated group IV semiconductor (111) is: Since it can function as a single crystal substrate having a flat surface, the single crystal ferromagnetic Heusler alloy (111) can be epitaxially grown with high accuracy.
  • the method for forming a spin transport structure disclosed in the present application includes a doping step of forming a doping layer after the semiconductor supply stop step.
  • the method for forming a spin conduction structure disclosed in the present application includes a doping process for forming a doping layer after the semiconductor supply stop process, the shot at the interface between the ferromagnetic Heusler alloy and the group IV semiconductor is performed.
  • FIG. 3 is a flowchart illustrating a method for forming a spin transport structure according to an embodiment of the present invention. It is the 1st figure showing the formation method of the spin conduction structure concerning the embodiment of the present invention. It is a 2nd figure which shows the formation method of the spin-conduction structure which concerns on embodiment of this invention.
  • FIG. 1 is a diagram showing a spin conduction structure according to this embodiment
  • FIG. 2 is a schematic diagram of a crystal lattice of a ferromagnetic Heusler alloy and a group IV semiconductor according to this embodiment
  • FIG. 3 is a strong diagram according to this embodiment.
  • FIG. 4 is a flow chart showing a method for forming a spin conduction structure according to the present embodiment
  • FIG. 5 is a view showing the atomic arrangement of the (100) plane and (111) plane of a magnetic Heusler alloy and a group IV semiconductor.
  • FIG. 6 is a second diagram illustrating a method for forming a spin transport structure according to the present embodiment
  • FIG. 7 is a diagram illustrating the spin transport structure according to the present embodiment
  • FIG. 8 shows a case where the outermost surface is a single element of a group IV semiconductor
  • FIG. 8 is a third diagram showing a method for forming a spin conduction structure according to this embodiment
  • FIG. 9 is a diagram of the spin conduction structure according to this embodiment.
  • FIG. 10 and FIG. 10 showing the forming method are the present embodiment.
  • FIG. 11 is a fifth flowchart illustrating a method for forming a spin transport structure according to the present embodiment
  • FIG. 12 is a diagram illustrating the spin transport structure according to the present embodiment. It is a schematic diagram of the used semiconductor element.
  • the spin transport structure according to the present embodiment is a vertical structure as shown in FIG. 1, and a ferromagnetic Heusler alloy (here, Fe 3 Si) is formed on a group IV semiconductor (here, SiGe substrate) substrate 11. 12), a SiGe semiconductor 13 is laminated on the laminated ferromagnetic Heusler alloy 12, and a ferromagnetic Heusler alloy 14 (here, Fe 3 Si) is laminated on the SiGe semiconductor 13. It is.
  • a ferromagnetic Heusler alloy here, Fe 3 Si
  • group IV semiconductor here, SiGe substrate
  • a SiGe semiconductor 13 is laminated on the laminated ferromagnetic Heusler alloy 12
  • a ferromagnetic Heusler alloy 14 here, Fe 3 Si
  • FIG. 2 shows a crystal structure 21 of DO 3 ordered Fe 3 Si and a crystal structure 22 of SiGe.
  • the atoms shown in black are Si (or Ge) atoms
  • the atoms shown in white are Fe atoms.
  • the crystal structure 21 of Fe 3 Si is viewed from the cross section 23 of (111)
  • the period of the laminated structure is (Fe ⁇ 3 + Si ⁇ 1).
  • FIG. 3 shows the atomic arrangement of the (100) plane and (111) plane of Fe 3 Si and SiGe.
  • 3A shows the atomic arrangement of the Fe 3 Si (100) plane
  • FIG. 3B shows the atomic arrangement of the SiGe (100) plane
  • FIG. 3C shows the Fe arrangement
  • 3 shows the atomic arrangement of the Si (111) plane
  • FIG. 3D shows the atomic arrangement of the SiGe (111) plane.
  • the black atoms are Si (or Ge) atoms
  • the white atoms are Fe atoms.
  • the atomic matching on the (100) plane is not good, and if SiGe is grown on the Fe surface, the silicide between Fe / Si (Ge) is more stable than crystallization of SiGe. From the (germanide) reaction, a heterogeneous compound such as FeSi or FeGe is formed.
  • SiGe is crystallized on Fe 3 Si by using the (111) plane with very good atomic matching as the growth plane. Furthermore, in that case, in order to grow SiGe, a device is adopted in which the outermost surface of Fe 3 Si is the Si surface. That is, as can be seen from FIG. 2 and FIGS. 3C and 3D, the atomic plane of Fe 3 Si (111) that can be bonded to the SiGe (111) plane is a single element Fe plane or a single element. Therefore, SiGe (111) is crystallized in a state where the outermost surface of Fe 3 Si is the Si surface.
  • a method for forming a spin conduction structure according to the present embodiment will be described with reference to FIGS.
  • a first ferromagnetic Heusler alloy lamination step is performed on a Si or Ge (111) substrate (S41).
  • Fe 3 Si (111) is grown by the MBE method (see FIG. 5). At this time, the temperature of the substrate is 0 ° C. or more and 200 ° C.
  • Fe and Si are 2.12 nm / min and 1.20 nm / min, respectively. Evaporate at the same time keeping the stoichiometric composition (3: 1) at the growth rate. As shown in FIG. 5, by this process, Fe surface ⁇ 3 and Si surface ⁇ 1 are periodically repeated on a Si or Ge (111) substrate to grow Fe 3 Si.
  • each layer all layers are not necessarily formed of a single element Fe surface or a single element Si surface as shown in FIG. 5, and a mixed surface of Fe and Si is also formed with a predetermined probability. However, in the present embodiment, at least a region where the structure shown in FIG. 5 is formed is sufficient.
  • the substrate temperature is set to 0 ° C. or higher and 200 ° C. or lower, more preferably 0 ° C. or higher and 130 ° C. or lower, so that the Si or Ge (111) substrate and Fe 3 Si do not react with each other. It can be epitaxially grown at the level. Therefore, it is possible to realize a hetero interface having high quality, no defect, and flatness. Further, after the growth of Fe 3 Si and once the bonding is completed, the inventors have found that even if the substrate temperature is increased to 400 ° C., the substrate of Si or Ge (111) does not react with Fe 3 Si. Has been obtained. Therefore, the substrate temperature can be raised to about 400 ° C. in subsequent processing.
  • a metal composition supply stop process is performed (S42).
  • the metal composition refers to the composition of Fe in Fe 3 Si.
  • the supply of Fe composition is stopped by shutter control of the MBE apparatus.
  • Si composition semiconductor composition
  • S44 semiconductor composition supply stop process
  • the outermost surface is not necessarily a single-element Si surface as shown in FIG. 6 and Fe may be formed in a mixed manner, but in this embodiment, at least FIG. It suffices if there is a region where the structure shown in FIG.
  • the Si supply stop timing may be adjusted to make the outermost surface completely Si. That is, by laminating a single element Si of a plurality of layers (for example, 2 to 3 layers) at the atomic level and making the entire outermost surface into a Si surface, this Si surface functions as a high-quality substrate, On top, SiGe can be grown with high quality (see FIG. 7).
  • the group IV semiconductor stacking step is performed with the Si surface being the outermost surface (S45).
  • SiGe is grown on the Fe 3 Si laminated up to the previous step.
  • it is once grown at a low temperature (200 ° C. or more and less than 400 ° C., more preferably about 200 ° C.) (for example, about 1 nm), and then 300 SiGe is grown at a temperature not lower than 400 ° C. and not higher than 400 ° C.
  • a low temperature 200 ° C. or more and less than 400 ° C., more preferably about 200 ° C.
  • 300 SiGe is grown at a temperature not lower than 400 ° C. and not higher than 400 ° C.
  • the substrate temperature By setting the substrate temperature to about 400 ° C., it is possible to suppress the reaction between the Si or Ge (111) substrate and Fe 3 Si as described above, and to relatively promote the growth of SiGe.
  • SiGe is once grown at a low temperature of about 200 ° C. for about 1 nm to stabilize the surface in a flattened state. That is, this SiGe of about 1 nm plays a role like a cap. Thereafter, by raising the substrate temperature to 400 ° C. and growing SiGe, SiGe can be efficiently grown while maintaining flatness.
  • FIG. 8 shows a RHEED (Reflectance High Energy Electron Diffraction) pattern of the Ge thin film when the Ge thin film is grown on Fe 3 Si. As the pattern shows, it can be seen that the single crystal growth can be realized while maintaining the flatness of the Ge thin film.
  • RHEED Reflectance High Energy Electron Diffraction
  • the second ferromagnetic Heusler alloy stacking step is performed in the same manner as in S41 (S46), and the process is terminated (see FIG. 9).
  • a vertical spin conduction structure can be formed with all single crystals as shown in FIG.
  • SiGe (111) can be epitaxially grown on Fe 3 Si (111)
  • Fe and SiGe are bonded to each other by a silicide reaction that is expected to be more stable than crystallization of SiGe.
  • the formation of a compound is prevented, the interface becomes a hetero interface having high quality, no defects, and flatness, and the spin injection efficiency is very high, and it can be used as a spin memory element or a spin transistor described later. It becomes possible.
  • the Schottky barrier width at the Fe 3 Si / SiGe interface may be controlled using a delta doping technique.
  • a method for forming a spin conduction structure including a delta doping process will be described with reference to FIGS.
  • a doping step (S95) is performed after the semiconductor composition supply stop step in step S94. That is, as shown in FIG. 11, in a state where the Si surface is the outermost surface and a substrate on which a SiGe layer can be reliably grown is formed by several nm (in this case, shown as atomic level three layers). The doping layer is inserted at the atomic level. When the doping layer is inserted, a group IV semiconductor stacking process of S96 for epitaxially growing a SiGe layer thereon is performed. Other steps are the same as those in FIG.
  • the width of the Schottky barrier can be reduced, and spin-polarized electrons can be injected efficiently.
  • the ferromagnetic Heusler alloy is Fe 3 Si and the group IV semiconductor is SiGe.
  • the ferromagnetic Heusler alloy may be of any chemical formula of X (3-x) Y x Z,
  • the composition of X is iron (Fe), cobalt (Co), manganese (Mn), nickel (Ni), ruthenium (Ru), rhodium (Rh), etc.
  • the composition of Y is manganese (Mn), iron ( Fe), chromium (Cr), titanium (Ti), vanadium (V), etc.
  • the composition of Z is silicon (Si), germanium (Ge), silicon germanium (Si y Ge (1-y) ), etc. Also good.
  • the value of x is not limited to an integer and may be a decimal (for example, Fe 2.5 Mn 0.5 Si in the case of a decimal) or 0 (for example, Fe 3 in the case of 0). It may be Si). Furthermore, a decimal number between 0 and 1 is entered in the value of y.
  • SiGe semiconductor 13 is used for the semiconductor layer, Si, Ge, Si x Ge (1-x) (x is a decimal number between 0 and 1) may be used.
  • FIG. 12 shows a memory element using the spin conduction structure according to this embodiment.
  • 12A is a schematic diagram of a memory element that outputs binary values
  • FIG. 12B is a schematic diagram of a memory element that outputs multiple values
  • FIG. 12C is a diagram of the memory shown in FIG. 12B. It is a graph which shows an output characteristic.
  • FIG. 12A shows the first Heusler alloy layer 31 as a free layer whose spin direction can be reversed, and the second Heusler alloy layer 33 as a fixed layer whose spin direction is fixed.
  • the IV layer semiconductor layer 32 is sandwiched between the alloy layer 31 and the second Heusler alloy layer 33.
  • This configuration can function as a binary memory on the same principle as in FIG. That is, binary writing and reading are performed using the fact that when the spins are parallel, a large current flows in the stacking direction, and when the spins are antiparallel, only a small current flows in the stacking direction.
  • FIG. 12B includes a voltage application unit 34 that newly applies a gate voltage to the configuration of FIG. That is, by applying a gate voltage to the group IV semiconductor layer 32, a plurality of current values in the stacking direction based on output characteristics corresponding to the gate voltage can be obtained, and the multi-level memory can be functioned. That is, as shown in FIG. 12C, different current values can be obtained depending on whether the spins are parallel or anti-parallel depending on the gate voltage, so that it can be applied as a multi-value memory, and the circuit configuration is Simplification can realize memory miniaturization.
  • the spin transport structure according to the present embodiment can function as a transistor, for example.
  • one Heusler alloy layer is used as a source layer
  • the other Heusler alloy layer is used as a drain layer
  • a gate voltage is applied to the group IV semiconductor layer.
  • the memory element using the spin conduction structure of the present embodiment has a structure in which a semiconductor is sandwiched between ferromagnetic Heusler alloys, it is possible to realize both functions of the memory and the transistor with a single element. .
  • information can be stored according to the spin orientation (function as a memory), and readout control (function as a transistor) can be realized by controlling the gate voltage. Can be realized.
  • the ferromagnetic / semiconductor / ferromagnetic vertical spin conduction structure of the present embodiment can be applied to various semiconductor elements by realizing high quality. Further, according to the present invention, it is possible to operate with extremely low power consumption by using a very short channel, to combine with a metal spintronic device whose main structure is a vertical structure, and to achieve three-dimensional high integration.
  • Fe 3 Si (hereinafter referred to as ferromagnetic Heusler alloy 12 is used as ferromagnetic Heusler alloys 12 and 14).
  • the first Fe 3 Si and the ferromagnetic Heusler alloy 14 are used as the second Fe 3 Si), and Ge is used as the SiGe semiconductor 13. Further, Ge was used as a substrate for growing the first Fe 3 Si.
  • the first Fe 3 Si is terminated at the Si surface (see FIG. 13A) and at the Fe surface (see FIG. 13B).
  • the spin conduction structure was formed, and the RHEED pattern was measured after the formation of the junction of each layer. The result is shown in FIG.
  • FIGS. 14A to 14C show RHEED patterns at the junctions of the respective layers when the termination is Si, and FIGS. 14D to 14F are junctions of the respective layers when the termination is Fe.
  • the RHEED pattern in is shown.
  • FIG. 14A shows an RHEED pattern in the case where the first Fe 3 Si is grown on a Ge (111) substrate by 25 nm at room temperature and the termination is Si. From the pattern, it can be seen that the terminal Si surface can be grown as a single crystal while maintaining flatness.
  • FIG. 14B shows an RHEED pattern when Ge is grown on the first Fe 3 Si at a thickness of 36 nm from 200 ° C. to 400 ° C.
  • FIG. 14C shows a second RHEED pattern on the Ge. The RHEED pattern is shown when Fe 3 Si is grown at room temperature by 10 nm. From the results of FIGS. 14B and 14C, it can be seen that two-dimensional single crystal growth is possible because the junctions in each layer are flat.
  • FIGS. 14D to 14E it can be seen that in the grown Ge layer and the second Fe 3 Si layer, crystal growth with flatness cannot be achieved from the RHEED pattern. This is due to the fact that the end of the first Fe 3 Si is made of Fe, and this result shows the exceptional advantage of the present invention.
  • FIG. 15 shows the case where the outermost surface of the first Fe 3 Si is Fe (FIG. 15 (A)), when Fe and Si are mixed (FIG. 15 (B)), and when Si is used (FIG. 15 (C)), the joint portion is shown, and Ge is grown in each case.
  • the subsequent RHEED pattern is shown (FIGS. 15D to 15F).
  • FIGS. 15A and 15D when the outermost surface of the first Fe 3 Si is Fe, the flatness of the surface at the joint is poor and the quality is poor as in the case of FIG. It has become.
  • FIGS. 15B and 15E since there is a region where Si is the outermost surface, the flatness at the joint is better and the quality is improved compared to the case where the outermost surface is Fe. Yes. However, since there is a region where the outermost surface is Fe, there are some defects.
  • FIGS. 15C and 15F by controlling the timing of stopping the supply of Si, a plurality of layers of Si are laminated at the atomic level, and the entire surface of the joint is Si. The flatness in the part is very good and the quality is remarkably improved.
  • the timing of stopping the supply of Si by controlling the timing of stopping the supply of Si, a plurality of layers (for example, two to three layers) of single element Si are stacked at the atomic level, and the entire surface is made Si. It is clear that the Si surface can function as a high-quality substrate and that Ge can be grown on the junction structure with high quality.
  • FIG. 16 the electron micrograph of the junction part in the case of FIG.15 (C) and (F) is shown. As is apparent from this photograph, it can be visually confirmed that the first Fe 3 Si layer and the Ge layer have a very good flatness and are laminated with high quality without any defects.
  • Group IV semiconductor substrate 12 14 Ferromagnetic Heusler alloy 13 SiGe semiconductor 21 Crystal structure (Fe 3 Si) 22 Crystal structure (SiGe) 23 Section (111) 31 First Heusler Alloy Layer 32 Group IV Semiconductor Layer 33 Second Heusler Alloy Layer 34 Voltage Application Unit

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Abstract

　強磁性ホイスラー合金（１１１）面上にＩＶ族半導体（１１１）面を高品質にエピタキシャル成長させる技術を提供する。本願に係るスピン伝導構造の形成方法は、ミラー指数（１１１）とするＩＶ族半導体の基板上に、当該ＩＶ族半導体を組成の要素に含む単結晶の強磁性ホイスラー合金（Ｘ（３－ｘ）ＹｘＺ：ＺがＩＶ族半導体に相当する）を積層する第１の強磁性積層工程（Ｓ４１）と、強磁性ホイスラー合金を組成する要素のうち金属（Ｘ（３－ｘ）Ｙｘに相当する）の供給を停止する金属供給停止工程（Ｓ４２）と、ＩＶ族半導体面が最表面に形成された状態（Ｓ４３）で、強磁性ホイスラー合金を組成する要素のうちＩＶ族半導体（Ｚに相当する）の供給を停止する半導体供給停止工程（Ｓ４４）と、最表面に形成されたＩＶ族半導体面に、ＩＶ族半導体を積層する半導体積層工程（Ｓ４５）とを含むものである。

Description

スピン伝導構造、メモリ素子、スピントランジスタ及びスピン伝導構造の形成方法
　本発明は、強磁性金属／半導体／強磁性金属からなる全単結晶のスピン伝導構造及びそれを用いたスピン伝導素子等に関する。
　半導体を用いたＬＳＩ技術は、スケーリング則（ムーアの法則：微細化＝素子性能の向上）の物理的な限界に直面しつつあり、集積化や高速動作化に伴う消費電力の増大は、デジタル家電や携帯端末等の電子機器の最大の課題となっている。また、半導体素子にとっての致命的な欠点は、電源を切ると情報を失うという揮発性であり、素子を使用しない場合でも電源をオンにしておく必要があるため、電子機器の待機電力の増大が避けられない。そのため、ＣＭＯＳ技術に代わって高度情報化社会における中心を担う不揮発性で高性能の新しい超低消費電力デバイス（Ｂｅｙｏｎｄ　ＣＭＯＳ技術）の実現が望まれている。
　最近、磁気ランダムアクセスメモリ（ＭＲＡＭ）等の技術発展により、スピントロニクス素子と呼ばれる不揮発メモリスイッチング素子が、Ｂｅｙｏｎｄ　ＣＭＯＳ技術の一つとして注目されている。図１７に示すように、ＭＲＡＭの動作機構は、積層型の強磁性トンネル接合（Ｍａｇｎｅｔｉｃ　Ｔｕｎｎｅｌ　Ｊｕｎｃｔｉｏｎ：ＭＴＪ）に積層方向に電圧を印加した場合、強磁性ソース・ドレイン電極間に発現するスピン依存トンネル磁気抵抗効果（ＴＭＲ）によって、電流値が大きく変化することに依存している。すなわち、２つの強磁性電極の磁化配置が、平行又は反平行に従って出力電流値の大小が決定し、「１」又は「０」のメモリ動作（２値化）が不揮発性を有して実現する。
　この素子では、１素子で１ビットのメモリセルであり、多ビット化をするにはＭＴＪ素子の微細化による並列配置（高集積化）等が考えられる。しかし、ＭＴＪを構成する強磁性電極は、微細化及び薄膜化に伴って熱擾乱による磁化の不安定性が顕在化するため、微細化による多ビット化には限界が存在する。そのため、半導体をチャネルとしたスピントランジスタの開発が多ビット化に重要である。
　また、半導体スピントランジスタでは横型の構造を基本とするため、極低消費電力を狙った極短チャネル化、上述のＭＴＪのような積層の縦型構造からなる多くの金属スピントロニクス素子との効率的な融合及び３次元高集積化などが困難であり、構造面で克服すべき課題も山積している。
　半導体スピントランジスタに関する技術として、特許文献１に示す技術が開示されている。特許文献１に示す技術は、磁性体で形成された層を含んでいる第１のソースドレイン層と、前記第１のソースドレイン層上に形成されており、半導体で形成された層を含んでいる、チャネル層と、前記チャネル層上に形成されており、磁性体で形成された層を含んでいる、第２のソースドレイン層と、を含む突起構造と、前記チャネル層の側面に形成されたゲート絶縁膜と、前記ゲート絶縁膜の表面に形成されたゲート電極と、を具備することを特徴とする縦型スピントランジスタである。
　また、発明者により非特許文献１及び２に示す技術が開示されている。非特許文献１に示す技術は、単結晶の強磁性合金Ｆｅ３ＳｉとＩＶ族半導体Ｓｉの原子層制御界面を形成する技術であり、非特許文献２に示す技術は、Ｆｅ３Ｓｉ／Ｓｉ界面の伝導制御によるショットキー接合型の電気的スピン注入及び検出の技術である。
特開２００８－２２６９０１号公報
K.Hamaya,　K.Ueda,　Y.Kishi,　Y.Ando,　T.Sadoh,　and　M.Miyao,　"Epitaxial　ferromagnetic　Fe3Si/Si(111)　structures　with　high-quality　heterointerfaces",　APPLIED　PHYSICS LETTERS,　AMERICAN　INSTITUTE　OF　PHYSICS,　Vol.93,　No.13,　29　September　2008 Y.ANDO, K.Hamaya, K.Kasahara, Y.Kishi, K.Ueda, K.Sawano, T.Sadoh, and M.Miyao, "Electrical injection and detection of spin-polarized electrons in sillicon throuh an Fe3Si/Si Schottky tunnel barrier",　APPLIED　PHYSICS LETTERS,　AMERICAN　INSTITUTE　OF　PHYSICS,　Vol.94,　182105,　5　May　2009
　しかしながら、特許文献１に示す技術は、半導体を磁性体で挟んだ縦型のスピントランジスタにおいて、半導体層の表面が（１００）面又は（１１０）面であることが記載されているが、その場合、強磁性金属と半導体との間で化合物が形成されてしまい、ヘテロ界面に欠陥や反応層が生じ、スピンの注入を効率的に行うことができない可能性があるという課題を有する。
　また、非特許文献１、２の技術により、ＩＶ族半導体に強磁性ホイスラー合金を高品質に成長させることが確立されているが、強磁性ホイスラー合金にＩＶ族半導体を高品質に成長させる技術が確立されていないため、高品質で無欠損のヘテロ界面を有する縦型スピンメモリ素子や縦型スピントランジスタを実現できていなかった。
　本発明は、強磁性ホイスラー合金（１１１）面上にＩＶ族半導体（１１１）面を高品質にエピタキシャル成長させる技術、及びその技術を利用した半導体素子を提供する。
　本願に開示するスピン伝導構造は、ＩＶ族半導体を組成の要素に含みミラー指数（１１１）面を成長面とする単結晶の強磁性ホイスラー合金に、ミラー指数（１１１）面を成長面とするＩＶ族半導体を積層した一の接合部が形成され、当該一の接合部において、前記強磁性ホイスラー合金の最表面が前記ＩＶ族半導体面となっている接合構造を少なくとも有することを特徴とするものである。
　このように、本願に開示するスピン伝導構造においては、単結晶の強磁性ホイスラー合金（１１１）面に、ＩＶ族半導体（１１１）面を積層して接合部を形成し、当該接合部において、強磁性ホイスラー合金の最表面がＩＶ族半導体面となっている接合構造を少なくとも有するため、強磁性ホイスラー合金（１１１）上にＩＶ族半導体（１１１）が原子レベルでエピタキシャル成長することが可能となる。
　すなわち、強磁性ホイスラー合金（１１１）上にＩＶ族半導体（１１１）が原子レベルでエピタキシャル成長することで、本来ＩＶ族半導体の結晶化よりも安定であると予想されるシリサイド（ジャーマナイド）反応により金属と半導体とが結合した異種化合物が形成されることがなく、強磁性ホイスラー合金とＩＶ族半導体との間に高品質で無欠損、且つ平坦性を保ったヘテロ界面を形成することができると共に、強磁性ホイスラー合金とＩＶ族半導体との間で効率よくスピンを注入することができるという効果を奏する。
　本願に開示するスピン伝導構造は、前記接合構造における最表面が原子レベルで複数層の前記ＩＶ族半導体面であり、前記最表面の全面に前記ＩＶ族半導体面が形成されているものである。
　このように、本願に開示するスピン伝導構造においては、接合構造の最表面の全面がＩＶ族半導体面となっているため、このＩＶ族半導体面が良質な基板として機能し、接合構造の上にＩＶ族半導体を高品質に成長させることができるという効果を奏する。
　本願に開示するスピン伝導構造は、前記強磁性ホイスラー合金に積層されたＩＶ族半導体に、さらにミラー指数（１１１）面を成長面とする単結晶の強磁性ホイスラー合金を積層して他の接合部を形成することを特徴とするものである。
　このように、本願に開示するスピン伝導構造においては、強磁性ホイスラー合金に積層されたＩＶ族半導体に、さらに単結晶の強磁性ホイスラー合金（１１１）面を積層して接合部を形成するため、積層されたＩＶ族半導体（１１１）上に強磁性ホイスラー合金（１１１）が原子レベルでエピタキシャル成長することが可能となる。
　すなわち、ＩＶ族半導体（１１１）上に強磁性ホイスラー合金（１１１）が原子レベルでエピタキシャル成長することで、本来ＩＶ族半導体の結晶化よりも安定であると予想されるシリサイド（ジャーマナイド）反応により金属と半導体とが結合した異種化合物が形成されることがなく、高品質で無欠損、且つ平坦性を保ったヘテロ界面を有する強磁性ホイスラー合金（１１１）／ＩＶ族半導体（１１１）／強磁性ホイスラー合金（１１１）の縦型構造を形成することができると共に、強磁性ホイスラー合金とＩＶ族半導体との間で効率よくスピンを注入することを可能とする半導体素子（例えば、トランジスタ、メモリ等）に利用することができるという効果を奏する。
　また、前記一の接合部が高品質で無欠損、且つ平坦性を保ったヘテロ界面であることから、積層されたＩＶ族半導体（１１１）は、平坦な面を有する単結晶の基板として機能することができるため、単結晶の強磁性ホイスラー合金（１１１）を高精度にエピタキシャル成長させることが可能となる。
　本願に開示するメモリ素子は、前記スピン伝導構造を用いたメモリ素子であって、前記スピン伝導構造の一方の強磁性ホイスラー合金の層におけるスピンの向きを固定し、他方の強磁性ホイスラー合金の層におけるスピンの向きを反転可能とし、前記スピン伝導構造の積層方向に電流を通電して前記各層のスピンの向きに応じた値を出力することを特徴とするものである。
　このように、本願に開示するメモリ素子においては、前記スピン伝導構造の一方の強磁性ホイスラー合金の層におけるスピンの向きを固定し、他方の強磁性ホイスラー合金の層におけるスピンの向きを反転可能とし、前記スピン伝導構造の積層方向に電流を通電して前記各層のスピンの向きに応じた値を出力するため、強磁性金属／半導体／強磁性金属の縦型構造を用いたメモリ素子を実現することができるという効果を奏する。
　本願に開示するメモリ素子は、前記ＩＶ族半導体の層にゲート電圧を印加し、当該ゲート電圧の値に応じた出力特性に基づく値を出力することを特徴とするものである。
　このように、本願に開示するメモリ素子においては、ＩＶ族半導体の層にゲート電圧を印加し、当該ゲート電圧の値に応じた出力特性に基づく値を出力するため、メモリ素子を多値化することができると共に、回路構成を単純化して微細化することができるという効果を奏する。
　本願に開示するスピントランジスタは、前記スピン伝導構造を用いたスピントランジスタであって、前記ＩＶ族半導体の層にゲート電圧を印加し、前記スピン伝導構造における一方の強磁性ホイスラー合金の層をソース層とし、他方の強磁性ホイスラー合金の層をドレイン層とすることを特徴とするものである。
　このように、本願に開示するスピントランジスタにおいては、前記ＩＶ族半導体の層にゲート電圧を印加し、前記スピン伝導構造における一方の強磁性ホイスラー合金の層をソース層とし、他方の強磁性ホイスラー合金の層をドレイン層とするため、高品質で無欠損のヘテロ界面によりスピンの注入効率が格段に向上したスピントランジスタを実現することができるという効果を奏する。
　本願に開示するスピン伝導構造の形成方法は、ミラー指数（１１１）を成長面とするＩＶ族半導体の基板上に、ミラー指数（１１１）面を成長面としＩＶ族半導体を組成の要素に含む単結晶の強磁性ホイスラー合金（Ｘ（３－ｘ）ＹｘＺ：ＺがＩＶ族半導体に相当する）を積層する第１の強磁性積層工程と、前記強磁性積層工程において、前記強磁性ホイスラー合金を組成する要素のうち金属（Ｘ（３－ｘ）Ｙｘに相当する）の供給を停止する金属供給停止工程と、前記金属供給停止工程により前記ＩＶ族半導体面が最表面となっている接合構造が少なくとも形成された状態で、前記強磁性ホイスラー合金を組成する要素のうちＩＶ族半導体（Ｚに相当する）の供給を停止する半導体供給停止工程と、少なくとも前記最表面に形成されたＩＶ族半導体面に、前記ＩＶ族半導体を積層する半導体積層工程とを含むことを特徴とするものである。
　このように、本願に開示するスピン伝導構造の形成方法においては、ＩＶ族半導体（１１１）面の基板上に、単結晶の強磁性ホイスラー合金（１１１）面を積層し、強磁性ホイスラー合金を組成する要素のうち金属の供給を停止し、ＩＶ族半導体面が最表面となっている接合構造が少なくとも形成された状態で、強磁性ホイスラー合金を組成する要素のうちＩＶ族半導体の供給を停止し、少なくとも最表面に形成されたＩＶ族半導体面に、ＩＶ族半導体を積層するため、強磁性ホイスラー合金（１１１）上にＩＶ族半導体（１１１）の単結晶を原子レベルでエピタキシャル成長させることが可能となる。
　すなわち、強磁性ホイスラー合金（１１１）上にＩＶ族半導体（１１１）の単結晶を原子レベルでエピタキシャル成長させることで、本来ＩＶ族半導体の結晶化よりも安定であると予想されるシリサイド（ジャーマナイド）反応により金属と半導体とが結合した異種化合物が形成されることがなく、強磁性ホイスラー合金上に高品質で無欠損、且つ平坦性を保ったヘテロ界面を形成すると共に、強磁性ホイスラー合金とＩＶ族半導体との間で効率よくスピンを注入することができる単結晶のＩＶ族半導体を積層したスピン伝導構造を形成することができるという効果を奏する。
　本願に開示するスピン伝導構造の形成方法は、前記半導体供給停止工程が、原子レベルで複数層の前記ＩＶ族半導体面が最表面に形成され、前記接合構造における最表面の全面に前記ＩＶ族半導体面が形成された状態で、前記ＩＶ族半導体の供給を停止するものである。
　このように、本願に開示するスピン伝導構造の形成方法においては、接合構造の最表面の全面がＩＶ族半導体面となっているため、このＩＶ族半導体面が良質な基板として機能し、接合構造の上にＩＶ族半導体を高品質に成長させることができるという効果を奏する。
　本願に開示するスピン伝導構造の形成方法は、前記第１の強磁性積層工程を基板温度が０℃以上、２００℃以下で行い、前記半導体積層工程を基板温度が３００℃以上、４００℃以下で行うことを特徴とするものである。
　このように、本願に開示するスピン伝導構造の形成方法においては、第１の強磁性積層工程を基板温度が０℃以上、２００℃以下で行うため、基板と強磁性ホイスラー合金とが反応してしまうことを抑制しつつ、強磁性ホイスラー合金を原子レベルでエピタキシャル成長させることができるという効果を奏する。また、発明者らは強磁性ホイスラー合金の成長が完了した後は、基板と強磁性ホイスラー合金とが４００℃以下では反応しないという知見を得ていることから、３００℃以上、４００℃以下でＩＶ族半導体のエピタキシャル成長させても基板と強磁性ホイスラー合金とが反応してしまうことがなく、ＩＶ族半導体を効率よく成長させることができるという効果を奏する。さらに、第１の強磁性積層工程において、基板温度が０℃～室温という非常に低温の場合であっても、基板と強磁性ホイスラー合金とが反応してしまうこと抑制しつつ、強磁性ホイスラー合金を原子レベルでエピタキシャル成長させることができるため、より精度が高い接合構造を形成することが可能になる。
　本願に開示するスピン伝導構造の形成方法は、前記半導体積層工程において、基板温度を一旦２００℃以上、４００℃未満にして原子レベルで前記ＩＶ族半導体を複数層積層した後に、基板温度を３００℃以上、４００℃以下にして前記ＩＶ族半導体を積層することを特徴とするものである。
　このように、本願に開示するスピン伝導構造の形成方法においては、半導体積層工程で基板温度をいきなり４００℃まで上げるのではなく、一旦２００℃以上、４００℃未満（より低温の２００℃が好ましい）で原子レベルで複数層（例えば、１ｎｍ程度）のＩＶ族半導体をエピタキシャル成長させてから、基板温度を３００℃以上、４００℃以下にして前記ＩＶ族半導体をエピタキシャル成長させるため、強磁性ホイスラー合金の表面における温度に不安定な部分を複数層のＩＶ族半導体で安定化させ、その後のＩＶ族半導体のエピタキシャル成長を、平坦性を保って効率よく安定的に行うことができるという効果を奏する。
　本願に開示するスピン伝導構造の形成方法は、前記半導体積層工程で積層されたＩＶ族半導体に、さらにミラー指数（１１１）面を成長面とする前記強磁性ホイスラー合金を積層する第２の強磁性積層工程とを含むことを特徴とするものである。
　このように、本願に開示するスピン伝導構造の形成方法においては、強磁性ホイスラー合金に積層されたＩＶ族半導体に、さらに単結晶の強磁性ホイスラー合金（１１１）面を積層するため、積層されたＩＶ族半導体（１１１）上に強磁性ホイスラー合金（１１１）が原子レベルでエピタキシャル成長することが可能となる。
　すなわち、強磁性ホイスラー合金（１１１）上にＩＶ族半導体（１１１）の単結晶を原子レベルでエピタキシャル成長させることで、本来ＩＶ族半導体の結晶化よりも安定であると予想されるシリサイド（ジャーマナイド）反応により金属と半導体とが結合した異種化合物が形成されることがなく、高品質で無欠損、且つ平坦性を保ったヘテロ界面を有する強磁性ホイスラー合金（１１１）／ＩＶ族半導体（１１１）／強磁性ホイスラー合金（１１１）の縦型構造を形成することができると共に、強磁性ホイスラー合金とＩＶ族半導体との間で効率よくスピンを注入することを可能とする半導体素子（例えば、トランジスタ、メモリ等）に利用することができるスピン伝導素子を形成することができるという効果を奏する。
　また、強磁性ホイスラー合金（１１１）／ＩＶ族半導体（１１１）の接合面が高品質で無欠損、且つ平坦性を保ったヘテロ界面であることから、積層されたＩＶ族半導体（１１１）は、平坦な面を有する単結晶の基板として機能することができるため、単結晶の強磁性ホイスラー合金（１１１）を高精度にエピタキシャル成長させることが可能となる。
　本願に開示するスピン伝導構造の形成方法は、前記半導体供給停止工程の後に、ドーピング層を形成するドーピング工程を含むことを特徴とするものである。
　このように、本願に開示するスピン伝導構造の形成方法においては、半導体供給停止工程の後に、ドーピング層を形成するドーピング工程を含むため、強磁性ホイスラー合金とＩＶ族半導体との間の界面におけるショットキー障壁幅を小さくして、強磁性ホイスラー合金とＩＶ族半導体との間にトンネル電流を流し易くすることでスピン注入効率を高め、超低消費電力のスピン伝導構造を実現することができるという効果を奏する。
本発明の実施形態に係るスピン伝導構造を示す図である。 本発明の実施形態に係る強磁性ホイスラー合金とＩＶ族半導体の結晶格子の模式図である。 本発明の実施形態に係る強磁性ホイスラー合金とＩＶ族半導体の（１００）面、（１１１）面の原子配置を示す図である。 本発明の実施形態に係るスピン伝導構造の形成方法を示すフローチャートである。 本発明の実施形態に係るスピン伝導構造の形成方法を示す第１の図である。 本発明の実施形態に係るスピン伝導構造の形成方法を示す第２の図である。 本発明の実施形態に係るスピン伝導構造において最表面をＩＶ族半導体の単元素とした場合の図である。 本発明の実施形態に係るスピン伝導構造の形成方法を示す第３の図である。 本発明の実施形態に係るスピン伝導構造の形成方法を示す第４の図である。 本発明の実施形態に係るスピン伝導構造の形成方法を示す第２のフローチャートである。 本発明の実施形態に係るスピン伝導構造の形成方法を示す第５の図である。 本発明の実施形態に係るスピン伝導構造を用いた半導体素子の模式図である。 実施例においてＦｅ３Ｓｉの終端をＳｉ面とした場合とＦｅ面とした場合のスピン伝導構造を示す図である。 図１３のスピン伝導構造の作製過程におけるＲＨＥＥＤパターンの測定結果を示す図である。 実施例においてＦｅ３Ｓｉの最表面をＦｅ、ＦｅとＳｉが混在、Ｓｉとした場合のスピン伝導構造及び対応する最上層（Ｇｅ薄膜）のＲＨＥＥＤパターンの測定結果を示す図である。 Ｆｅ３Ｓｉの最表面の全面をＳｉとした場合の接合部における顕微鏡写真の図である。 従来のＭＲＡＭにおけるスピン素子の動作機構を示す図である。
　以下、本発明の実施の形態を説明する。本実施形態の全体を通して同じ要素には同じ符号を付けている。
　　（本発明の実施形態）
　本実施形態に係るスピン伝導構造及びその形成方法について、図１ないし図１２を用いて説明する。図１は、本実施形態に係るスピン伝導構造を示す図、図２は、本実施形態に係る強磁性ホイスラー合金とＩＶ族半導体の結晶格子の模式図、図３は、本実施形態に係る強磁性ホイスラー合金とＩＶ族半導体の（１００）面、（１１１）面の原子配置を示す図、図４は、本実施形態に係るスピン伝導構造の形成方法を示すフローチャート、図５は、本実施形態に係るスピン伝導構造の形成方法を示す第１の図、図６は、本実施形態に係るスピン伝導構造の形成方法を示す第２の図、図７は、本実施形態に係るスピン伝導構造において最表面をＩＶ族半導体の単元素とした場合の図、図８は、本実施形態に係るスピン伝導構造の形成方法を示す第３の図、図９は、本実施形態に係るスピン伝導構造の形成方法を示す第４の図、図１０は、本実施形態に係るスピン伝導構造の形成方法を示す第２のフローチャート、図１１は、本実施形態に係るスピン伝導構造の形成方法を示す第５の図、図１２は、本実施形態に係るスピン伝導構造を用いた半導体素子の模式図である。
　本実施形態に係るスピン伝導構造は、図１に示すような縦型構造であり、ＩＶ族半導体（ここでは、ＳｉＧｅ基板とする）基板１１上に強磁性ホイスラー合金（ここでは、Ｆｅ３Ｓｉとする）１２を積層し、積層された強磁性ホイスラー合金１２上にＳｉＧｅ半導体１３を積層し、さらに、ＳｉＧｅ半導体１３上に強磁性ホイスラー合金１４（ここでは、Ｆｅ３Ｓｉとする）を積層した構造である。
　ＳｉＧｅ（１１１）基板１１上にＦｅ３Ｓｉ（１１１）を高品質に積層する技術は、非特許文献１、２等に示すように発明者らにより確立されているため、詳細な説明は省略し、主にＦｅ３Ｓｉ（１１１）にＳｉＧｅ（１１１）を高品質に積層する技術について説明する。本実施形態においては、Ｆｅ３Ｓｉ（１１１）面とＳｉＧｅ（１１１）面の原子マッチングが極めて良好であることに着目し、低温ＭＢＥ（Ｍｏｌｅｃｕｌａｒ　Ｂｅａｍ　Ｅｐｉｔａｘｙ：分子線エピタキシー）法を利用して界面異種反応の究極的な低減を実現することで、Ｆｅ３Ｓｉ（１１１）面上にＳｉＧｅ（１１１）を高品質にエピタキシャル成長させて実現するものである。すなわち、本実施形態において形成されるＦｅ３Ｓｉ／ＳｉＧｅ／Ｆｅ３Ｓｉからなる図１の構造は、全単結晶の縦型スピン伝導素子として機能させることが可能となる。
　図２に、ＤＯ３規則化したＦｅ３Ｓｉの結晶構造２１とＳｉＧｅの結晶構造２２を示す。図２において、黒色で示す原子がＳｉ（又はＧｅ）の原子であり、白色で示す原子がＦｅの原子である。Ｆｅ３Ｓｉの結晶構造２１を（１１１）の断面２３で眺めると、（Ｆｅ×３＋Ｓｉ×１）という積層構造の周期となっている。これらＦｅ３ＳｉとＳｉＧｅの両材料間には格子不整合率が０～４％存在している。また、図３に、Ｆｅ３ＳｉとＳｉＧｅの（１００）面と（１１１）面の原子配置を示す。図３（Ａ）は、Ｆｅ３Ｓｉ（１００）面の原子配置を示しており、図３（Ｂ）は、ＳｉＧｅ（１００）面の原子配置を示しており、図３（Ｃ）は、Ｆｅ３Ｓｉ（１１１）面の原子配置を示しており、図３（Ｄ）は、ＳｉＧｅ（１１１）面の原子配置を示している。黒色で示す原子がＳｉ（又はＧｅ）の原子であり、白色で示す原子がＦｅの原子である。図から明らかなように、（１００）面での原子マッチングは良好ではなく、仮にＦｅ面上にＳｉＧｅを成長しようとすれば、ＳｉＧｅの結晶化よりも安定なＦｅ／Ｓｉ（Ｇｅ）間のシリサイド（ジャーマナイド）反応から、ＦｅＳｉやＦｅＧｅのような異種化合物が形成されてしまう。
　Ｆｅ３ＳｉとＳｉＧｅとの間の接合部にこのような異種化合物が形成されてしまうと、そこを通るスピンが散乱されてしまい、効率よくスピンを注入することが困難となってしまう。そこで、本実施形態においては、図３（Ｃ）、（Ｄ）に示されるように、原子マッチングが極めて良好な（１１１）面を成長面としてＦｅ３Ｓｉ上にＳｉＧｅを結晶化させる。さらに、その際にはＳｉＧｅを成長させるためにＦｅ３Ｓｉの最表面をＳｉ面とする工夫を施す。すなわち、図２及び図３（Ｃ）、（Ｄ）からわかるように、ＳｉＧｅ（１１１）面と接合する可能性があるＦｅ３Ｓｉ（１１１）の原子面は、単元素のＦｅ面又は単元素のＳｉ面であることから、Ｆｅ３Ｓｉの最表面がＳｉ面となっている状態でＳｉＧｅ（１１１）を結晶化させる。
　以下に、本実施形態に係るスピン伝導構造の形成方法について、図４ないし図８を用いて説明する。図４のフローチャートにおいて、まず、Ｓｉ又はＧｅ（１１１）の基板に対して、第１の強磁性ホイスラー合金積層工程を行う（Ｓ４１）。この工程は、Ｓｉ又はＧｅ（１１１）の基板に対して、ＨＦ（フッ化水素酸）水溶液（ＨＦ：Ｈ２Ｏ＝１：４０）で洗浄後に、ＭＢＥ法室内にて４５０℃で２０分間の熱処理を行う。その後、ＭＢＥ法によりＦｅ３Ｓｉ（１１１）を成長させる（図５を参照）。このときの基板の温度は０℃以上、２００℃以下、より好ましくは０℃以上、１３０℃以下とし、クヌーセンセルを用いて、ＦｅとＳｉをそれぞれ２．１２ｎｍ／ｍｉｎ、１．２０ｎｍ／ｍｉｎの成長率で化学両論組成（３：１）を保って同時に蒸発させる。図５に示すように、この工程により、Ｓｉ又はＧｅ（１１１）の基板にＦｅ面×３、Ｓｉ面×１が周期的に繰り返されてＦｅ３Ｓｉが成長する。
　なお、各層を形成する過程において、全ての層が必ずしも図５に示すように単元素のＦｅ面又は単元素のＳｉ面にならず、ＦｅとＳｉの混在面も所定の確率で形成されることになるが、本実施形態においては、少なくとも図５に示す構造が形成されている領域があればよい。
　このとき、基板の温度が０℃以上、２００℃以下、より好ましくは０℃以上、１３０℃以下にすることで、Ｓｉ又はＧｅ（１１１）の基板とＦｅ３Ｓｉとが反応することなく、原子レベルでエピタキシャル成長することができる。そのため、高品質で無欠損、且つ平坦性を保ったヘテロ界面を実現することが可能となる。また、Ｆｅ３Ｓｉが成長して一旦結合が完了した後は、基板温度を４００℃まで上昇させてもＳｉ又はＧｅ（１１１）の基板とＦｅ３Ｓｉとが反応しないという知見が発明者らにより得られている。したがって、以降の処理では基板温度を４００℃程度まで上げることが可能である。
　ある程度の厚さまでＦｅ３Ｓｉが成長したら、金属組成供給停止工程を行う（Ｓ４２）。金属組成とは、Ｆｅ３ＳｉのうちＦｅの組成を指す。Ｆｅ組成の供給停止は、ＭＢＥ装置のシャッター制御で行う。金属組成の供給を停止することで、半導体組成（Ｓｉ組成）のみを蒸着し、Ｓｉ面を最表面とする（Ｓ４３）。Ｓｉ面が最表面となったら、半導体組成供給停止工程を行う（Ｓ４４）。すなわち、Ｓｉ組成の供給を停止する。Ｓｉ組成の供給停止は、ＭＢＥ装置のシャッター制御により行う。これにより、Ｆｅ３Ｓｉの成長が停止されてＦｅ３Ｓｉの成長が完了する（図６を参照）。図６に示すように、まずはＦｅの供給を停止した後に、Ｓｉの供給を停止するシャッター制御を行うことで、最表面がＳｉの状態でＦｅ３Ｓｉの成長を停止することができる。
　なお、上述したように、ここでも最表面が必ずしも図６に示すように単元素のＳｉ面にならず、Ｆｅが混在して形成される場合があるが、本実施形態においては、少なくとも図６に示す構造が形成されている領域があればよい。
　また、最表面にＦｅとＳｉが混在する場合があることから、最表面を完全なＳｉにするために、Ｓｉの供給停止のタイミングを調整するようにしてもよい。つまり、原子レベルで複数層（例えば、２～３層）の単元素のＳｉを積層し、最表面の全面をＳｉ面とすることで、このＳｉ面が良質な基板として機能し、接合構造の上にＳｉＧｅを高品質に成長させることができる（図７を参照）。
　図６又は図７のように、Ｓｉ面が最表面となっている状態でＩＶ族半導体積層工程を行う（Ｓ４５）。ここでは、前ステップまでに積層されたＦｅ３Ｓｉ上にＳｉＧｅを成長させる。このとき、Ｆｅ３Ｓｉ側からのＳｉＧｅ層への原子拡散を防止するために、一旦低温（２００℃以上４００℃未満、より好ましくは２００℃程度）で成長させ（例えば、１ｎｍ程度）、その後３００℃以上、４００℃以下の温度でＳｉＧｅを成長させる。そうすることで、結晶構造の急峻な変化によらず、ＳｉＧｅの原子レベルでのエピタキシャル成長を実現することができる（図８を参照）。
　基板温度を４００℃程度にすることで、前述したようにＳｉ又はＧｅ（１１１）の基板とＦｅ３Ｓｉとの反応を抑制することができると共に、比較的ＳｉＧｅの成長を促進することができる。しかしながら、いきなり４００℃の基板温度でＳｉＧｅの成長を行うと、温度に対して不安定なＦｅ３Ｓｉの表面が平坦性を保てなくなってしまう。そこで、本実施形態では、上述したように一旦２００℃程度の低温でＳｉＧｅを１ｎｍ程度成長させることで表面を平坦化した状態で安定させる。つまり、この１ｎｍ程度のＳｉＧｅがキャップのような役割を果たす。その後、基板温度を４００℃まで上げてＳｉＧｅを成長させることで、平坦性を保ったまま効率よくＳｉＧｅを成長させることができる。
　ここで、図８に、Ｆｅ３ＳｉにＧｅ薄膜を成長させた場合の当該Ｇｅ薄膜のＲＨＥＥＤ（Ｒｅｆｌｅｃｔｉｏｎ　Ｈｉｇｈ　Ｅｎｅｒｇｙ　Ｅｌｅｃｔｒｏｎ　Ｄｉｆｆｒａｃｔｉｏｎ：反射高速電子回析）パターンを示す。パターンが示すように、Ｇｅ薄膜に関しては平坦性を保ちつつ単結晶成長が実現できていることがわかる。
　ＳｉＧｅがエピタキシャル成長してある程度積層されると、Ｓ４１と同様の方法で、第２の強磁性ホイスラー合金積層工程を行って（Ｓ４６）、処理を終了する（図９を参照）。以上の各工程を行うことで、図１に示すような全単結晶で縦型のスピン伝導構造を形成することができる。また、Ｆｅ３Ｓｉ（１１１）上にＳｉＧｅ（１１１）をエピタキシャル成長させることが可能となることで、本来ＳｉＧｅの結晶化よりも安定であると予想されるシリサイド反応によりＦｅとＳｉＧｅとが結合した異種化合物が形成されてしまうことを防止し、界面が高品質で無欠損、且つ平坦性を保ったヘテロ界面となり、スピンの注入効率が非常に高く、後述するスピンメモリ素子やスピントランジスタとして用いることが可能となる。
　なお、本実施形態に係るスピン伝導構造をメモリ素子やトランジスタとして用いるために、Ｆｅ３ＳｉとＳｉＧｅ界面のショットキー障壁幅をデルタドーピング手法を用いて制御できるようにしてもよい。デルタドーピング工程を含むスピン伝導構造の形成方法について、図１０及び図１１を用いて説明する。
　図４のフローチャートと異なるのは、ステップＳ９４で半導体組成供給停止工程を行った後に、ドーピング工程（Ｓ９５）を行うことである。すなわち、図１１に示すように、Ｓｉ面が最表面の状態で、且つＳｉＧｅ層が確実に成長できるような基板が数ｎｍ（ここでは、原子レベル３層で示している）形成された状態で、ドーピング層を１原子レベルで挿入する。ドーピング層が挿入されたら、その上にＳｉＧｅ層をエピタキシャル成長させるＳ９６のＩＶ族半導体積層工程を行う。その他の工程は、図４の場合と同様である。
　このようなドーピング層をＦｅ３ＳｉとＳｉＧｅとの界面に挿入することで、ショットキー障壁の幅を狭くすることができ、スピン偏極した電子を効率よく注入することができる。
　なお、本実施形態においては強磁性ホイスラー合金をＦｅ３Ｓｉとし、ＩＶ族半導体をＳｉＧｅとしているが、強磁性ホイスラー合金はＸ（３－ｘ）ＹｘＺの化学式からなるものであればよく、例えば、Ｘの組成として、鉄（Ｆｅ），コバルト（Ｃｏ），マンガン（Ｍｎ），ニッケル（Ｎｉ），ルテニウム（Ｒｕ），ロジウム（Ｒｈ）等、Ｙの組成として、マンガン（Ｍｎ），鉄（Ｆｅ），クロム（Ｃｒ），チタニウム（Ｔｉ），バナジウム（Ｖ）等、Ｚの組成として、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム（ＳｉｙＧｅ（１－ｙ））等であってもよい。また、ｘの値は整数とは限らず小数であってもよく（例えば、小数の場合は、Ｆｅ２．５Ｍｎ０．５Ｓｉとなる）、また０（例えば、０の場合は、Ｆｅ３Ｓｉとなる）であってもよい。さらに、ｙの値には０～１の間の小数が入る。
　また、半導体層にはＳｉＧｅ半導体１３を用いたが、Ｓｉ，Ｇｅ，ＳｉｘＧｅ（１－ｘ）（ｘは０～１の間の小数とする）を用いるようにしてもよい。
　上記で説明したスピン伝導構造は、様々な半導体素子に適用することができる。例えば、図１２に、本実施形態に係るスピン伝導構造を用いたメモリ素子を示す。図１２（Ａ）は２値を出力するメモリ素子の模式図、図１２（Ｂ）は多値を出力するメモリ素子の模式図、図１２（Ｃ）は図１２（Ｂ）に示されるメモリの出力特性を示すグラフである。
　図１２（Ａ）は、第１のホイスラー合金層３１をスピンの向きが反転可能なフリー層とし、第２のホイスラー合金層３３をスピンの向きが固定された固定層とし、それら第１のホイスラー合金層３１と第２のホイスラー合金層３３とで、ＩＶ族半導体層３２を挟んだ構成となっている。この構成は、図１７と同様の原理で２値メモリとして機能することができる。すなわち、スピンが平行の場合には積層方向に大きな電流が流れ、スピンが反平行の場合には積層方向に小さな電流しか流れないことを利用して、２値の書き込みと読み込みを行う。
　図１２（Ｂ）は、図１２（Ａ）の構成に新たにゲート電圧を印加する電圧印加部３４を備える。つまり、ＩＶ族半導体層３２にゲート電圧を印加することで、ゲート電圧に応じた出力特性に基づく積層方向の電流値を複数得ることができ、多値メモリとして機能させることができる。すなわち、図１２（Ｃ）に示すように、ゲート電圧に応じてスピンが平行か反平行かによって異なる値の電流値を得ることができるため、多値メモリとして応用することができ、回路構成を単純化してメモリの微細化を実現することができる。
　また、本実施形態に係るスピン伝導構造は、例えばトランジスタとして機能させることも可能である。その場合は、一方のホイスラー合金層をソース層、他方のホイスラー合金層をドレイン層とし、ＩＶ族半導体層にゲート電圧を印加する構成となる。
　さらに、本実施形態のスピン伝導構造を用いたメモリ素子は、強磁性ホイスラー合金で半導体を挟んだ構造であることから、メモリとトランジスタの双方の機能を１つの素子で実現することが可能となる。すなわち、スピンの配向応じて情報を記憶する（メモリとしての機能）と共に、ゲート電圧の制御により読み出しの制御（トランジスタとしての機能）を実現することができるため、回路構成を単純化してメモリを微細化することが可能となる。
　このように、本実施形態のような強磁性体／半導体／強磁性体の縦型のスピン伝導構造を高品質に実現することで、様々な半導体素子に応用することが可能となる。また、本発明により、極短チャネル化による極低消費電力動作、縦型構造が主流である金属スピントロニクス素子との融合、３次元高集積化などが可能となる。
　以下に、上記で説明したスピン伝導構造について行った実験について説明する。
　（１）Ｓｉ面を終端にした場合とＦｅ面を終端にした場合とのＲＨＥＥＤパターンの比較
　本実施例においては、強磁性ホイスラー合金１２，１４としてＦｅ３Ｓｉ（以下、強磁性ホイスラー合金１２を第１のＦｅ３Ｓｉ、強磁性ホイスラー合金１４を第２のＦｅ３Ｓｉとする）を用い、ＳｉＧｅ半導体１３としてＧｅを用いた。また、第１のＦｅ３Ｓｉを成長させる基板としてＧｅを用いた。上記に示した形成方法に従って、第１のＦｅ３Ｓｉの終端がＳｉ面とした場合（図１３（Ａ）を参照）と、Ｆｅ面とした場合（図１３（Ｂ）を参照）とに分けてスピン伝導構造を形成し、各層の接合部形成後においてＲＨＥＥＤパターンを測定した。その結果を図１４に示す。
　図１４（Ａ）～（Ｃ）は、終端をＳｉとした場合の各層の接合部におけるＲＨＥＥＤパターンを示し、図１４（Ｄ）～（Ｆ）は、終端をＦｅとした場合の各層の接合部におけるＲＨＥＥＤパターンを示す。図１４（Ａ）は、Ｇｅ（１１１）基板上に第１のＦｅ３Ｓｉを室温で２５ｎｍ成長させて、終端をＳｉとした場合のＲＨＥＥＤパターンである。パターンから、終端のＳｉ面が平坦性を保ちつつ単結晶成長できていることがわかる。図１４（Ｂ）は、第１のＦｅ３Ｓｉの上にＧｅを２００℃～４００℃で３６ｎｍ成長させた場合のＲＨＥＥＤパターンを示し、図１４（Ｃ）は、Ｇｅの上にさらに第２のＦｅ３Ｓｉを室温で１０ｎｍ成長させた場合のＲＨＥＥＤパターンを示している。図１４（Ｂ）、（Ｃ）の結果から、各層における接合部が平坦であるために、二次元単結晶成長できていることがわかる。
　一方、図１４（Ｄ）～（Ｅ）では、成長後のＧｅ層及び第２のＦｅ３Ｓｉの層において、ＲＨＥＥＤパターンから平坦性を保った結晶成長ができていないことがわかる。これは、第１のＦｅ３Ｓｉの終端をＦｅとしたことに起因しており、この結果から本発明の格別な優位性が示される。
　（２）第１のＦｅ３Ｓｉの最表面をＦｅ、Ｓｉ＋Ｆｅの混在、Ｓｉとした場合のそれぞれのＲＨＥＥＤパターンの比較
　図１５に、第１のＦｅ３Ｓｉの最表面をＦｅとした場合（図１５（Ａ））、ＦｅとＳｉが混在した場合（図１５（Ｂ））、Ｓｉとした場合（図１５（Ｃ））の接合部の図を示すと共に、それぞれの場合においてＧｅを成長させた後のＲＨＥＥＤパターンを示す（図１５（Ｄ）～（Ｆ））。
　図１５（Ａ）及び（Ｄ）に示すように、第１のＦｅ３Ｓｉの最表面がＦｅの場合は、図１４の場合と同様に接合部における表面の平坦性が悪く、品質が悪いものとなっている。図１５（Ｂ）及び（Ｅ）の場合は、Ｓｉが最表面となっている領域が存在することから、最表面がＦｅの場合に比べると接合部における平坦性が良く、品質が向上している。しかしながら、最表面がＦｅとなっている領域も存在するため、多少の欠陥部分も存在している。図１５（Ｃ）及び（Ｆ）の場合は、Ｓｉの供給停止のタイミングを制御することで、Ｓｉが原子レベルで複数層積層され、接合部の最表面の全面がＳｉとなっており、接合部における平坦性が非常に良好で、品質が格段に向上している。
　つまり、本発明のように、Ｓｉの供給停止のタイミングを制御して原子レベルで複数層（例えば、２～３層）の単元素のＳｉを積層し、最表面の全面をＳｉとすることで、Ｓｉ面が良質な基板として機能させ、接合構造の上にＧｅを高品質に成長させることが可能であることが明らかである。
　図１６に、図１５（Ｃ）及び（Ｆ）の場合における接合部の電子顕微鏡写真を示す。この写真からも明らかなように、第１のＦｅ３Ｓｉ層とＧｅ層とが極めて良好な平坦性を保ち、欠損箇所も皆無で高品質に積層されていることを視認することができる。
　　１１　ＩＶ族半導体基板
　　１２，１４　強磁性ホイスラー合金
　　１３　ＳｉＧｅ半導体
　　２１　結晶構造（Ｆｅ３Ｓｉ）
　　２２　結晶構造（ＳｉＧｅ）
　　２３　断面（１１１）
　　３１　第１のホイスラー合金層
　　３２　ＩＶ族半導体層
　　３３　第２のホイスラー合金層
　　３４　電圧印加部

Claims (12)

  1. 　ＩＶ族半導体を組成の要素に含みミラー指数（１１１）面を成長面とする単結晶の強磁性ホイスラー合金に、ミラー指数（１１１）面を成長面とするＩＶ族半導体を積層した一の接合部が形成され、当該一の接合部において、前記強磁性ホイスラー合金の最表面が前記ＩＶ族半導体面となっている接合構造を少なくとも有することを特徴とするスピン伝導構造。
  2. 　請求項１に記載のスピン伝導構造において、
    　前記接合構造における最表面が原子レベルで複数層の前記ＩＶ族半導体面であり、前記最表面の全面に前記ＩＶ族半導体面が形成されていることを特徴とするスピン伝導構造。
  3. 　請求項１又は２に記載のスピン伝導構造において、
    　前記強磁性ホイスラー合金に積層されたＩＶ族半導体に、さらにミラー指数（１１１）面を成長面とする単結晶の強磁性ホイスラー合金を積層して他の接合部を形成することを特徴とするスピン伝導構造。
  4. 　請求項３に記載のスピン伝導構造を用いたメモリ素子であって、
    　前記スピン伝導構造の一方の強磁性ホイスラー合金の層におけるスピンの向きを固定し、他方の強磁性ホイスラー合金の層におけるスピンの向きを反転可能とし、前記スピン伝導構造の積層方向に電流を通電して前記各層のスピンの向きに応じた値を出力することを特徴とするメモリ素子。
  5. 　請求項４に記載のメモリ素子において、
    　前記ＩＶ族半導体の層にゲート電圧を印加し、当該ゲート電圧の値に応じた出力特性に基づく値を出力することを特徴とするメモリ素子。
  6. 　請求項３に記載のスピン伝導構造を用いたスピントランジスタであって、
    　前記ＩＶ族半導体の層にゲート電圧を印加し、前記スピン伝導構造における一方の強磁性ホイスラー合金の層をソース層とし、他方の強磁性ホイスラー合金の層をドレイン層とすることを特徴とするスピントランジスタ。
  7. 　ミラー指数（１１１）面を成長面とするＩＶ族半導体の基板上に、ミラー指数（１１１）面を成長面としＩＶ族半導体を組成の要素に含む単結晶の強磁性ホイスラー合金（Ｘ（３－ｘ）ＹｘＺ：ＺがＩＶ族半導体に相当する）を積層する第１の強磁性積層工程と、
    　前記強磁性積層工程において、前記強磁性ホイスラー合金を組成する要素のうち金属（Ｘ（３－ｘ）Ｙｘに相当する）の供給を停止する金属供給停止工程と、
    　前記金属供給停止工程により前記ＩＶ族半導体面が最表面となっている接合構造が少なくとも形成された状態で、前記強磁性ホイスラー合金を組成する要素のうちＩＶ族半導体（Ｚに相当する）の供給を停止する半導体供給停止工程と、
    　少なくとも前記最表面に形成されたＩＶ族半導体面に、前記ＩＶ族半導体を積層する半導体積層工程とを含むことを特徴とするスピン伝導構造の形成方法。
  8. 　請求項７に記載のスピン伝導構造の形成方法において、
    　前記半導体供給停止工程が、原子レベルで複数層の前記ＩＶ族半導体面が最表面に形成され、前記接合構造における最表面の全面に前記ＩＶ族半導体面が形成された状態で、前記ＩＶ族半導体の供給を停止することを特徴とするスピン伝導構造の形成方法。
  9. 　請求項７又は８に記載のスピン伝導構造の形成方法において、
    　前記第１の強磁性積層工程を基板温度が０℃以上、２００℃以下で行い、前記半導体積層工程を基板温度が３００℃以上、４００℃以下で行うことを特徴とするスピン伝導構造の形成方法。
  10. 　請求項９に記載のスピン伝導構造の形成方法において、
    　前記半導体積層工程において、基板温度を一旦２００℃以上、４００℃未満にして原子レベルで前記ＩＶ族半導体を複数層積層した後に、基板温度を３００℃以上、４００℃以下にして前記ＩＶ族半導体を積層することを特徴とするスピン伝導構造の形成方法。
  11. 　請求項７ないし１０のいずれかに記載のスピン伝導構造の形成方法において、
    　前記半導体積層工程で積層されたＩＶ族半導体に、さらにミラー指数（１１１）面を成長面とする前記強磁性ホイスラー合金を積層する第２の強磁性積層工程とを含むことを特徴とするスピン伝導構造の形成方法。
  12. 　請求項７ないし１１のいずれかに記載のスピン伝導構造の形成方法において、
    　前記半導体供給停止工程の後に、ドーピング層を形成するドーピング工程を含むことを特徴とするスピン伝導構造の形成方法。
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US11004465B2 (en) 2016-06-24 2021-05-11 National Institute For Materials Science Magneto-resistance element in which I-III-VI2 compound semiconductor is used, method for manufacturing said magneto-resistance element, and magnetic storage device and spin transistor in which said magneto-resistance element is used

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