WO2017183574A1 - 磁壁利用型スピンｍｏｓｆｅｔおよび磁壁利用型アナログメモリ - Google Patents

磁壁利用型スピンｍｏｓｆｅｔおよび磁壁利用型アナログメモリ Download PDF

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Definitions

  • the present invention relates to a domain wall utilizing spin MOSFET and a domain wall utilizing analog memory.
  • a resistance change type memory that stores data using a resistance change type element, for example, MRAM (Magnetoresistive Random Access Memory), ReRAM (Resistance Random Access Memory), PCRAM Change Phase Random Access Memory, etc. are attracting attention.
  • MRAM Magneticoresistive Random Access Memory
  • ReRAM Resistance Random Access Memory
  • PCRAM Change Phase Random Access Memory etc.
  • a domain wall drive type or a domain wall displacement type for example, Patent Document 4
  • a current is caused to flow in the in-plane direction of the domain wall drive layer (or magnetization free layer), the domain wall is moved by a spin transfer effect by spin-polarized electrons, and the magnetization of the ferromagnetic film is made to correspond to the direction of the write current. Data is written by reversing the direction.
  • Patent Document 4 describes a multi-value recording and analog recording method for a domain wall drive type MRAM. In MRAM, different data writing methods have been proposed.
  • magnetic field writing type In addition to the domain wall drive type MRAM, magnetic field writing type, yoke magnetic field writing type, STT (Spin Transfer Torque) type, SOT (Spin Orbit Torque) type MRAM, etc. are known. It has been.
  • Patent Document 4 discloses a method for writing information in a multi-valued or analog manner for a domain wall drive type MRAM.
  • the conventional domain wall drive type MRAM it is necessary to flow a current in the in-plane direction of the domain wall drive layer at the time of reading. Therefore, there is a possibility that the domain wall of the domain wall drive layer is moved by the current passed at the time of reading. If the domain wall moves outside the portion where the domain wall drive layer and the magnetoresistive effect element overlap, the signal finally becomes a digital signal of 0 or 1 in the domain wall drive type MRAM, which is difficult to use as an analog memory. is there.
  • the domain wall movement is not completed outside the portion where the domain wall drive layer (or the magnetization free layer) and the magnetoresistive effect element overlap, the domain wall moves during reading and erroneous writing or reading is performed.
  • the initial signal changes. That is, in the conventional domain wall drive type MRAM, there is no method for stably reading data even though the data can be written in multi-value or analog manner. If the data written in analog can be read stably, the data written in multiple values can also be read stably.
  • the present invention has been made in view of the above circumstances, and provides a domain wall-based spin MOSFET and a domain wall-based analog memory capable of stably reading analog recording data and amplifying an output signal with a single element.
  • a first aspect of the present invention is a domain wall utilizing spin MOSFET, wherein the domain wall, a first region, a second region, a third region located between the first region and the second region, A domain wall drive layer having a channel layer, a magnetization free layer provided at a first end of the first surface of the channel layer, and disposed so as to be in contact with the third region of the domain wall drive layer; A magnetization fixed layer provided at a second end opposite to the first end, and a gate electrode provided via a gate insulating layer between the first end and the second end of the channel layer And comprising.
  • the third region of the domain wall drive layer is provided on a fourth surface opposite to the third surface on which the magnetization free layer is provided.
  • a read electrode layer disposed at a position overlapping the magnetization free layer in plan view may be provided.
  • a tunnel barrier layer is provided between at least one of the magnetization free layer and the magnetization fixed layer and the channel layer. May be provided.
  • the readout is provided at a position overlapping the magnetization free layer in plan view with the domain wall driving layer.
  • a high resistance layer may be provided between the electrode layer and the electrode layer.
  • the length of the domain wall drive layer may be 60 nm or more.
  • a first magnetization supply layer that is in contact with the first region and has a first magnetization direction; And a second magnetization supply layer in contact with the second region and having a second magnetization direction opposite to the first magnetization direction.
  • the domain wall drive layer, the first magnetization supply layer, the second magnetization supply layer, the magnetization free layer, and the magnetization fixed layer may be parallel to the respective layers.
  • the domain wall drive layer, the first magnetization supply layer, the second magnetization supply layer, the magnetization free layer, and the magnetization fixed layer may be perpendicular to the respective layers.
  • the domain wall drive layer may have a domain wall trap part.
  • a bipolar element is provided in one of the first magnetization supply layer and the second magnetization supply layer. It may be connected.
  • the eleventh aspect of the present invention is a domain wall-based analog memory, comprising a plurality of domain wall-based spin MOSFETs according to any one of the first to tenth aspects.
  • the twelfth aspect of the present invention may include a mechanism for reading a change in resistance between the read electrode layer and the magnetization free layer at the time of reading in the domain wall utilization type analog memory according to the eleventh aspect.
  • a thirteenth aspect of the present invention is a non-volatile logic circuit, wherein the domain wall-based analog memory in which the domain wall-based spin MOSFETs according to any one of the first to tenth aspects are arranged in an array, and an STT -MRAM, having a storage function and a logic function, and including the domain wall-based analog memory and the STT-MRAM as the storage function.
  • a magnetic neuron element comprising the domain wall utilizing spin MOSFET according to any one of the first to tenth aspects, wherein the third region of the domain wall driving layer is in a longitudinal direction.
  • the first storage unit and the second storage unit and the third storage unit sandwiching the first storage unit are arranged in all the storage units of the first storage unit, the second storage unit, and the third storage unit.
  • a current source having a control circuit that can be controlled to flow a write current that can move the domain wall in order to stay at least once.
  • multi-value recording data or analog recording data can be read stably, and the output signal can be amplified by one element.
  • FIG. 6 is a schematic cross-sectional view illustrating a path through which a read current flows in a conventional domain wall drive type magnetoresistive effect element.
  • FIG. 3 is a schematic cross-sectional view showing a current flow in a cross section obtained by cutting the domain wall utilizing spin MOSFET shown in FIG. 2 along the center line in the longitudinal direction of the domain wall drive layer. It is a cross-sectional schematic diagram which shows the flow of an electric current reverse to FIG. 6A.
  • FIG. 3 is a schematic cross-sectional view illustrating a path through which a read current flows in the domain wall spin-type MOSFET of the present invention.
  • FIG. 6 is a schematic cross-sectional view illustrating a path through which a read current flows in a domain wall-based spin MOSFET according to another embodiment of the present invention. It is a cross-sectional schematic diagram explaining the principle of writing and reading of the domain wall utilizing type spin MOSFET of the present invention. It is a graph which shows notionally the relationship between the ratio of the area of the part parallel to the direction of magnetization of a magnetization fixed layer, and the resistance value of a magnetoresistive effect element part.
  • FIG. 2 is a schematic cross-sectional view of the domain wall utilizing spin MOSFET shown in FIG. 1 cut along the center line in the longitudinal direction of the channel layer.
  • FIG. 1 is a three-dimensional perspective view schematically showing an example of a domain wall utilizing spin MOSFET according to an embodiment of the present invention.
  • FIG. 2 is a schematic cross-sectional view of the domain wall utilizing spin MOSFET shown in FIG. 1 cut along the longitudinal center line of the domain wall drive layer.
  • 1 and 2 has a domain wall drive layer 1 having a domain wall DW and including a first region 1a and a second region 1b and a third region 1c located between these regions. And includes a channel layer 5, a magnetization free layer 6 provided at the first end 5aA of the one surface 5a of the channel layer 5, and a magnetization fixed provided at the second end 5aB opposite to the first end.
  • the readout electrode layer 10 is provided at a position via the high resistance layer 11.
  • the high resistance layer 11 is a layer having a higher electrical resistivity than the domain wall drive layer 1.
  • the high resistance layer 11 is a layer that prevents the domain wall drive from being hindered by a current flowing through the readout electrode layer 10 when the domain wall of the domain wall drive layer 1 is driven, and exhibits the above-described prevention function. If it is a material, there is no restriction
  • the high resistance layer 11 may be a tunnel barrier layer. Therefore, the high resistance layer 11 may be an insulating material capable of flowing a tunnel current.
  • the magnetic coupling layer 12 is a layer that magnetically couples the magnetization free layer 6 and the domain wall drive layer 1, and may be a magnetic material, or the magnetization free layer 6 and the domain wall drive layer 1 may be coupled by RKKY interaction such as Ru. It may be a non-magnetic material for magnetic coupling.
  • the stacking direction of each layer that is, the direction orthogonal to the main surface of each layer (plane normal direction) is defined as the Z direction.
  • Each layer is formed in parallel to the XY plane orthogonal to the Z direction.
  • the domain wall drive layer 1 is a magnetization free layer made of a ferromagnetic material, and its magnetization direction can be reversed.
  • the domain wall drive layer 1 has a domain wall, and by passing a current equal to or higher than a threshold value in a direction penetrating the domain wall (X direction), the spin polarized current generated in the domain (domain) of the domain wall drive layer 1 is The domain wall can be moved in the direction in which conduction electrons flow.
  • the first magnetization supply layer 2, the second magnetization supply layer 3 and the magnetization fixed layer 7 are all layers (ferromagnetic layers) made of a ferromagnetic material with fixed magnetization.
  • the first magnetization supply layer 2 and the second magnetization supply layer 3 are disposed so as to face the magnetization free layer 6 with the domain wall drive layer 1 interposed therebetween.
  • the first magnetization supply layer 2 and the second magnetization supply layer 3 are magnetically coupled to the domain wall drive layer 1.
  • a write current is passed from one end of the domain wall drive layer 1 to the other end.
  • arrows M1, M2 and M3 indicate the magnetization directions of the respective layers
  • arrows M4 and M5 respectively represent the first magnetization supply layer 2 side of the domain wall drive layer 1 with the domain wall DW as a boundary.
  • the domain wall drive layer 1, the first magnetization supply layer 2, the second magnetization supply layer 3, the magnetization free layer 6, and the magnetization fixed layer 7 have in-plane magnetic anisotropy (in-plane magnetization).
  • these layers may be perpendicular magnetic films having perpendicular magnetic anisotropy (perpendicular easy axis).
  • An example of a material that can easily form an in-plane magnetization film is NiFe.
  • An example of a film that can easily form a perpendicular magnetization film is a Co / Ni laminated film.
  • the in-plane magnetization film When the in-plane magnetization film is used, it has a high MR ratio and it is difficult to perform writing by STT at the time of reading, so that a large reading voltage can be used.
  • the MRAM includes a magnetoresistive element using a magnetoresistive effect such as a GMR (Giant Magneto Resistance) effect and a TMR (Tunnel Magneto Resistance) effect as a memory cell.
  • the magnetoresistive effect element has, for example, a laminated structure in which two ferromagnetic layers are laminated via a nonmagnetic layer. The two ferromagnetic layers are a magnetization fixed layer (pinned layer) whose magnetization direction is fixed and a magnetization free layer (free layer) whose magnetization direction can be reversed.
  • the value of the electric resistance of the magnetoresistive effect element is larger when the magnetization directions of the magnetization fixed layer and the magnetization free layer are antiparallel than when the directions are parallel.
  • the magnetoresistive effect element which is a memory cell of the MRAM, by utilizing the difference in the value of the electric resistance, the magnetization parallel state is associated with the data “0” and the antiparallel state is associated with the data “1”.
  • Data is stored in a nonvolatile manner. Data is read by passing a read current so as to penetrate the magnetoresistive element (through the laminated structure) and measuring the resistance value of the magnetoresistive element. On the other hand, data is written by passing a spin-polarized current and reversing the magnetization direction of the magnetization free layer.
  • the “STT method” using spin transfer torque is known as the main data writing method.
  • a spin-polarized current is injected into the magnetization free layer, and a torque is generated in the magnetization free layer due to the interaction between the spin of conduction electrons responsible for the spin-polarization current and the magnetic moment of the magnetization free layer, Magnetization is reversed when the torque is sufficiently large. Since the magnetization reversal is more likely to occur as the current density increases, the write current can be reduced as the memory cell size is reduced.
  • the STT method a method in which a write current is passed so as to penetrate the magnetoresistive effect element (for example, Patent Document 1), and a write current is passed in the in-plane direction of the magnetization free layer without penetrating the magnetoresistive effect element.
  • a method for example, Patent Document 4
  • spin-polarized electrons having the same spin state as the magnetization fixed layer are supplied from the magnetization fixed layer to the magnetization free layer, or extracted from the magnetization free layer to the magnetization fixed layer. As a result, the magnetization of the magnetization free layer is reversed by the spin transfer effect.
  • the magnetization direction of the magnetization free layer can be defined by the direction of the write current passing through the magnetoresistive effect element.
  • the domain wall drive type magnetic memory including a plurality of magnetoresistive effect elements of the former method is called a domain wall drive type MRAM.
  • FIG. 4 is a schematic cross-sectional view showing an example of a conventional domain wall drive type magnetoresistive effect element.
  • FIG. 4 the positions of the first magnetization supply layer and the second magnetization supply layer with respect to the domain wall drive layer are upside down as compared with FIGS. 1 to 3, but they themselves are intended to be technical differences. Absent.
  • FIG. 4 data is written by moving the domain wall DW formed in the domain wall drive layer 1.
  • layers having the same reference numerals as in FIGS. 1 to 3 are layers having the same function.
  • Reference numeral 15 denotes a ferromagnetic layer, which is provided on the third region of the domain wall drive layer 1 via the nonmagnetic layer 16.
  • the ferromagnetic layer 15, the nonmagnetic layer 16, and the third domain wall drive layer 1 A magnetoresistive effect element (hereinafter, also referred to as “magnetoresistive effect element portion”) composed of a region is formed.
  • the domain wall drive layer 1 has a first region 1a and a second region 1b whose magnetizations are fixed substantially antiparallel to each other, and a third region 1c located between the first region 1a and the second region 1b.
  • the magnetization of the three regions 1c is substantially parallel to either the first region 1a or the second region 1b. Due to the restriction of the magnetization state, the domain wall is introduced into the domain wall drive layer 1.
  • the position of the domain wall can be moved by passing a spin-polarized current through the domain wall drive layer 1. For example, when a current is passed from the second magnetization supply layer 3 to the domain wall drive layer 1 and further to the first magnetization supply layer 2 in the direction indicated by the dotted line in FIG.
  • the conduction electrons are indicated by the solid line opposite to the current direction. It flows in the direction.
  • the electrons are spins corresponding to the magnetization directions of the domains that are magnetically coupled to the first magnetization supply layer 2 and the first magnetization supply layer 2 of the domain wall drive layer 1. It becomes a polarized electron.
  • the spin-polarized electrons reach the domain wall, the spin possessed by the spin-polarized electrons in the domain wall causes spin transfer to the domain wall, and the domain wall moves in the same direction as the conduction electron flows.
  • the conduction electrons are indicated by a solid line opposite to the current direction. It flows in the direction shown.
  • the electrons are spins corresponding to the magnetization directions of the domains that are magnetically coupled to the second magnetization supply layer 3 and the second magnetization supply layer 3 of the domain wall drive layer 1. Polarized current.
  • the spin possessed by the spin-polarized electrons in the domain wall causes spin transfer to the domain wall, and the domain wall moves in the same direction as the conduction electron flows.
  • the magnetization of the portion immediately below the ferromagnetic layer 15 in the domain wall driving layer 1 is made parallel to the magnetization direction of the ferromagnetic layer 15 or made antiparallel. be able to. Accordingly, information can be rewritten between the “0” state and the “1” state.
  • the data write current does not penetrate the magnetoresistive effect element part but flows in the in-plane direction (direction parallel to the stacking direction) of the domain wall drive layer ( (See FIG. 4).
  • a current is passed between the ferromagnetic layer 15 and the domain wall drive layer 1 via the nonmagnetic layer 16, and the resistance according to the relative angle between the magnetization of the ferromagnetic layer 15 and the magnetization of the domain wall drive layer 1.
  • the data write current is generated by the magnetoresistive effect element (lamination composed of the magnetization fixed layer 5 and the domain wall drive layer 1 via the nonmagnetic layer 6 in FIG. 3). It flows in the in-plane direction (direction parallel to the stacking direction) of the domain wall drive layer without passing through the structure (see FIG. 4).
  • the data read current passes through the magnetoresistive effect element (laminated structure composed of the magnetization fixed layer 5 and the domain wall drive layer 1 via the nonmagnetic layer 6) in the laminating direction.
  • the read current path partially overlaps the write current path.
  • the obtained output signal is finally a digital signal of 0 or 1.
  • the domain wall movement is not completed outside the portion where the domain wall drive layer and the magnetoresistive effect element overlap in a plan view, the domain wall moves during reading, and the signal at the time of erroneous writing or reading changes. May occur.
  • FIG. 6A and 6B are diagrams showing the flow of current in the schematic cross-sectional view of the domain wall-based spin MOSFET of this embodiment shown in FIG. 2 cut along the longitudinal center line of the domain wall drive layer.
  • the data write current can flow in the in-plane direction of the domain wall drive layer (direction parallel to the stacking direction) without penetrating the magnetoresistive effect element portion. This is the same as a conventional domain wall drive type magnetoresistive effect element. In contrast, the read current path is different.
  • the domain wall moves when a current exceeding the threshold value flows. Therefore, as shown in FIG. 8, even in a configuration that does not include a read electrode layer, it is possible to read data with reduced domain wall motion and magnetic noise during read by adjusting the read current condition.
  • FIG. 9 is a schematic cross-sectional view showing a case where the domain wall DW is positioned in a portion 1cA between the magnetization free layer 6 and the read electrode layer 10 in plan view.
  • the channel layer 5, the magnetization free layer 6 and the magnetic coupling layer 12 are not shown.
  • the domain wall DW can be moved by flowing a write current (spin polarization current) in the in-plane direction of the domain wall drive layer 1.
  • the moving direction of the domain wall DW can be set by the direction in which the write current flows.
  • a write current spin polarized current
  • spin polarized current spin polarized current
  • a write current spin polarized current
  • the movement amount (movement distance) of the domain wall DW can be variably controlled by adjusting the magnitude and time of the write current.
  • the magnitude and time of the write current may be set by the number of pulses or the pulse width, for example.
  • the position of the domain wall DW in the domain wall drive layer 1 can be moved to a desired position by adjusting the direction, magnitude, time, number of pulses, or pulse width of the write current (spin polarization current). .
  • magnetoresistive effect element portion By passing a current between the magnetization free layer 6 and the magnetization fixed layer 7 through the channel layer 5, a magnetoresistive effect element (hereinafter sometimes referred to as “magnetoresistive effect element portion”) is formed.
  • the resistance value varies depending on the position of the domain wall DW.
  • a voltage to the gate electrode a resistance between the magnetization free layer 6 and the magnetization fixed layer 7 is changed, and further, a domain wall utilizing spin MOSFET in which the magnetoresistive output is also changed is formed.
  • the magnetoresistive effect element unit is located on the second magnetization supply layer 3 side from the domain wall DW of the magnetization free layer 6, the magnetic coupling layer 12, and the domain wall drive layer 1.
  • a magnetic domain wall of the low resistance portion formed by the portion (a portion in which the magnetization direction is parallel to the magnetization direction of the magnetization fixed layer 5) 1cb, the magnetization free layer 6, the magnetic coupling layer 12, and the domain wall drive layer 1 It includes a parallel circuit with a high resistance portion formed by a portion 1ca from the DW on the first magnetization supply layer 2 side (a portion in which the magnetization direction is antiparallel to the magnetization direction of the magnetization fixed layer 5).
  • FIG. 10 is a graph conceptually showing the relationship between the ratio of the area of the portion 1cb parallel to the magnetization direction of the magnetization free layer 6 (corresponding to the position of the domain wall DW) and the resistance value of the magnetoresistive element portion.
  • the material of the domain wall drive layer 1 a known material that can be used for the magnetization free layer can be used.
  • a soft magnetic material can be applied.
  • a metal selected from the group consisting of Cr, Mn, Co, Fe, and Ni, an alloy containing one or more of these metals, these metals and at least one element of B, C, and N are included. Alloys that can be used can be used. Specific examples include Co—Fe, Co—Fe—B, and Ni—Fe.
  • the length of the domain wall drive layer 1, that is, the total length of the first region and the second region and the third region located between these regions is preferably 60 nm or more. Usually, if it is less than 60 nm, it tends to be a single magnetic domain and may not have a domain wall.
  • the thickness of the domain wall drive layer 1 is not particularly limited as long as it functions as the domain wall drive layer, but may be 2 to 60 nm, for example.
  • the thickness of the domain wall drive layer 1 is 60 nm or more, there is a possibility that a domain wall is formed in the stacking direction.
  • whether or not a domain wall is formed in the laminating direction is caused by a balance with the shape anisotropy of the domain wall drive layer, and is not limited to the thickness of the domain wall drive layer 1 being less than 60 nm.
  • the domain wall drive layer 1 may have a domain wall trap part that stops the domain wall movement on the side surface of the layer.
  • a specific configuration of the domain wall trap portion a known configuration, for example, an unevenness, a groove, a bulge, a constriction, a notch, or the like can be used.
  • the domain wall can be stopped (pinned), and the domain wall can be moved no further unless an electric current equal to or higher than a threshold is passed.
  • the output signal can be multi-valued instead of analog. For example, by forming the domain wall trap portions at every predetermined distance, the domain wall can be held more stably, enabling stable multi-level recording, and more stable multi-level output signals. Enable reading.
  • the thickness of the portion overlapping the magnetization free layer 6 in plan view may be thicker than other portions (see FIG. 14).
  • the cross-sectional area of the domain wall increases, so the current density decreases and the domain wall drive speed decreases. This makes it easier to control the analog value of the output.
  • it can be formed by creating the domain wall drive layer 1, the magnetic coupling layer 12, and the magnetization free layer 6 by continuous film formation and scraping off unnecessary portions. When continuous film formation is performed, the bonding between the layers to be bonded becomes stronger, and more efficient magnetic coupling and output can be obtained.
  • ferromagnetic material that can be used for the magnetization free layer
  • a metal selected from the group consisting of Cr, Mn, Co, Fe, and Ni, an alloy containing one or more of these metals, these metals and at least one element of B, C, and N are included. Alloys that can be used can be used. Specific examples include Co—Fe, Co—Fe—B, and Ni—Fe.
  • the sum of the thickness of the magnetization free layer 6 and the thickness of the domain wall drive layer 1 is preferably 2.5 nm or less.
  • Perpendicular magnetic anisotropy can be added to the magnetization free layer 6 at the interface between the magnetization free layer 6 and the magnetic coupling layer 12. Further, the effect of perpendicular magnetic anisotropy is attenuated by increasing the sum of the thicknesses of the magnetization free layer 6 and the domain wall drive layer 1, so the sum of the thickness of the magnetization free layer 6 and the domain wall drive layer 1 is A thinner one is preferred.
  • the material of the magnetic coupling layer 12 a known nonmagnetic material can be used.
  • Ru the coupling force between the magnetization free layer 6 and the domain wall drive layer 1 can be changed depending on the film thickness.
  • the antiferromagnetic coupling can be strengthened.
  • the magnetic coupling layer 12 can also use a ferromagnetic material.
  • a tunnel barrier layer may be provided between at least one of the magnetization free layer 6 and the magnetization fixed layer 7 and the channel layer 5. By providing this tunnel barrier layer, the effect of returning the injected spin to the injected electrode can be suppressed, and a larger output voltage can be obtained.
  • a known insulating material that can be used for the tunnel barrier layer can be used. For example, Al 2 O 3 , SiO 2 , MgO, MgAl 2 O 4 , ZnAl 2 O 4 , MgGa 2 O 4 , ZnGa 2 O 4 , MgIn 2 O 4 , ZnIn 2 O 4 , and multilayer films of these materials A mixed composition film or the like can be used.
  • MgO and MgAl 2 O 4 are materials that can realize a coherent tunnel, spin can be injected efficiently.
  • the channel layer 5 As a material of the channel layer 5, a semiconductor such as Si or Ge or a compound semiconductor such as GaAs or InGaAs can be used.
  • the shortest distance between the source electrode 2S and the drain electrode 2D in the channel layer 5, that is, the channel length (d) is preferably 0.1 ⁇ m or more and 100 ⁇ m or less.
  • the channel length (d) is set shorter than the spin diffusion length in the channel layer 5.
  • the material of the channel layer 5 is Si
  • the channel length (d) is 3 ⁇ m
  • the resistivity of the channel layer 5 is 1 ⁇ ⁇ cm.
  • the conductivity type of the channel layer 5 is N-type, but can also be P-type.
  • the channel layer 5 may be a layer formed on a substrate or the like, but may itself be a substrate.
  • the shape of the read electrode layer 10 is preferably the same size as the magnetization free layer 6 in plan view so that a horizontal component of a read current (spin polarization current) that leads to moving the domain wall does not appear. Even if they are not the same size, they are more effective than conventional domain wall drive type magnetoresistive elements.
  • the degree of overlap between the read electrode layer and the magnetization free layer 6 is preferably 50% or more, more preferably 90% or more, and further preferably 100%.
  • the domain wall may move during reading. Whether the domain wall moves at the time of reading depends on the position of the overlap between the reading electrode layer 10 and the magnetization free layer 6 and the direction of the reading current.
  • a known material used as an electrode material can be used.
  • aluminum, silver, copper, gold, or the like can be used.
  • the thickness of the high resistance layer 11 is preferably 0.8 nm or more so that a write current does not flow into the read electrode layer 10.
  • the material of the high resistance layer 11 is a layer that can suppress (substantially prevent) a current for driving the domain wall from flowing to the lower electrode layer 4 when driving the domain wall of the domain wall drive layer 1. If there is, there is no particular limitation.
  • the high resistance layer 11 may be a tunnel barrier layer, and a known insulating material that can be used for the tunnel barrier layer can be used. For example, Al 2 O 3 , SiO 2 , MgO, MgAl 2 O 4 and the like can be used. In addition to these, materials in which a part of Al, Si, Mg is substituted with Zn, Be, or the like can also be used.
  • the material of the high resistance layer 11 functions as long as the resistivity is at least higher than that of the domain wall drive layer 1. For example, a semiconductor such as Si, SiGe or Ge, or a metal such as bismuth or nichrome may be used.
  • the distance between the end portion in the X direction of the magnetization free layer 6 and the end portions in the X direction of the first magnetization supply layer 2 and the second magnetization supply layer 3 can be arbitrarily designed.
  • the domain wall in the domain wall drive layer 1 has an end portion close to the magnetization free layer 6 in contact with the first magnetization supply layer 2 and the second magnetization supply layer 3 as a maximum movable range.
  • the first magnetization supply layer 2 and the second magnetization supply layer 3 and the domain wall drive layer 1 are magnetically coupled. Even if the domain wall is driven to operate, the domain wall is formed at the end of the domain wall drive layer 1 when energization is stopped. It is because it can stabilize. Further, the readout output is not affected until the domain wall moves from the end portion to the end portion of the magnetization free layer 6.
  • FIG. 11 is a schematic cross-sectional view of the domain wall utilizing spin MOSFET shown in FIG. 1 cut along the center line in the longitudinal direction of the channel layer.
  • the magnetization fixed layer 7 is a layer whose magnetization direction does not change before and after writing using a write current
  • the magnetization free layer 6 is a layer whose magnetization direction can change before and after writing using a write current.
  • the magnetization fixed layer 7 and the magnetization free layer 6 are disposed at the first end 5aA and the second end 5aB of the one surface 5a of the channel layer 5, and between the first end 5aA and the second end 5aB.
  • a gate electrode 8 provided through a gate insulating layer 9 is provided.
  • the magnetization fixed layer 7 may have a synthetic structure including an antiferromagnetic layer, a ferromagnetic layer, and a nonmagnetic layer.
  • the magnetization direction is strongly retained by the antiferromagnetic layer, so that it can function as a magnetization fixed layer that is hardly affected by the outside.
  • the magnetization fixed layer 7 and the magnetization free layer 6 as the source electrode / drain electrode, the structure of the MOSFET is obtained, and the source electrode / drain electrode is the magnetization fixed layer and the magnetization free layer.
  • a MOSFET is formed. Since the source electrode and the drain electrode are ferromagnetic materials, a spin-polarized current is injected from the ferromagnetic material to the channel layer.
  • a normal MOSFET controls a current by a gate voltage.
  • a control method such as an external magnetic field is newly added in addition to a gate voltage. That is, the output current due to the magnetoresistive effect varies depending on the relative angle of the magnetization directions of the source electrode and the drain electrode.
  • the magnetization direction of the magnetization free layer 6 By changing the magnetization direction of the magnetization free layer 6, the magnetizations of the magnetization fixed layer 7 and the magnetization free layer 6 become approximately parallel or approximately antiparallel. Data can be stored depending on the magnetization direction of the magnetization free layer 6 and can also be used as a normal spin MOSFET.
  • the magnetization direction of the drain electrode made of a ferromagnetic material is associated with the digital values of data “0” and data “1”, the amount of carriers extracted from the drain electrode changes depending on the magnetization direction.
  • the magnetization fixed layer 7 the magnetization free layer 6, the channel layer 5, and the gate electrode by the method of flowing a spin-polarized current between the magnetization fixed layer 7 and the magnetization free layer 6 or a method of controlling from the outside.
  • the MOSFET portion can also be used as a memory element.
  • the read current flows through a path indicated by a dotted line, but the resistance of the current flowing through the path is the resistance between the magnetization fixed layer 7 and the magnetization free layer 6, the magnetization free layer 6 and the domain wall drive layer 1 (FIG. 11). 9 and a portion of 1 cA). That is, in the domain wall utilizing spin MOSFET of the present embodiment, the magnetoresistive effect between the magnetization fixed layer 7 and the magnetization free layer 6 and the magnetization free layer 6 and the domain wall drive layer 1 (part 1cA in FIG. 9). The two-stage magnetoresistance effect can be utilized. Therefore, there is a possibility that the domain wall utilization type spin MOSFET of this embodiment can be used in a different concept from the conventional spin MOSFET or domain wall drive type MRAM.
  • the domain wall utilization type analog memory of this embodiment includes a plurality of domain wall utilization type spin MOSFETs of this embodiment.
  • FIG. 12 is a schematic cross-sectional view taken along the center line in the longitudinal direction of the domain wall drive layer of the main part of the cell in the domain wall-based analog memory.
  • a first wiring 21 and a second wiring 22 are connected to the first magnetization supply layer 2 and the second magnetization supply layer 3, respectively.
  • a third wiring 23 is connected to the read electrode layer 10
  • a fourth wiring 24 is connected to the magnetization fixed layer 7, and a fifth wiring 25 is connected to the gate electrode 8.
  • a material that is used as a normal wiring material can be used.
  • aluminum, silver, copper, gold, or the like can be used.
  • FIG. 13 is a diagram schematically showing an example of the circuit structure of the domain wall utilization type analog memory 1000 according to one embodiment of the present embodiment.
  • FIG. 13 shows a portion connected to one cell.
  • the first control element 35 includes the second wiring 21 and the second magnetization supply layer 3 (only the second wiring 21 and the second magnetization supply layer 3 of one cell are shown) of each of the plurality of domain wall utilizing spin MOSFETs 100. It is connected to the domain wall drive layer 1 via The first control element 35 is connected to all the domain wall utilizing spin MOSFETs 100. The first control element 35 is connected to an external power supply (not shown) and controls the current that flows through the domain wall drive layer 1.
  • the first cell selection element 36 includes a first wiring 22 and a first magnetization supply layer 2 of each of the plurality of domain wall utilizing spin MOSFETs 100 (only the first wiring 22 and the first magnetization supply layer 2 of one cell are illustrated). It is connected to the domain wall drive layer 1 via.
  • One first cell selection element 36 is provided for one domain wall utilization type spin MOSFET 100.
  • the first cell selection element 36 controls which domain wall-based spin MOSFET 100 is supplied with a write current.
  • the first cell selection element 36 is grounded.
  • the second control element 37 is connected to the fourth wiring 24.
  • the second control element 37 is connected to an external power supply (not shown) and controls the current flowing through the fourth wiring 24.
  • the second cell selection element 38 is connected to the read electrode layer 10 via the third wiring 23 of each of the plurality of domain wall utilizing spin MOSFETs 100.
  • One second cell selection element 38 is provided for one domain wall utilization type spin MOSFET 100.
  • the second cell selection element 38 controls which domain wall-based spin MOSFET 100 has a read current flow.
  • the second cell selection element 38 is grounded.
  • the third control element 39 is connected to the fifth wiring 25.
  • the second control element 39 is connected to an external power supply (not shown) and controls the voltage applied to the gate electrode 8.
  • first control element 35 As the first control element 35, the second control element 37, the third control element 39, the first cell selection element 36, and the second cell selection element 38, known switching elements can be used.
  • a transistor element typified by a field effect transistor or the like can be used.
  • the write operation is controlled by the first control element 35 and the first cell selection element 36.
  • the first control element 35 is opened (connected), and the first cell selection element 36 to be opened is selected.
  • the first control element 35 is connected to an external power source, and the first cell selection element 36 is grounded. Therefore, a write current flows in the order of the first control element 35, the first wiring 21, the second magnetization supply layer 3, the domain wall driving layer 1, the second wiring 22, and the selected first cell selection element 36. A description of the case where the current is reversed is omitted.
  • the read operation is controlled by the second control element 37, the second cell selection element 38, and the third control element 39.
  • the second control element 37 is opened (connected), and the second cell selection element 38 to be opened is selected.
  • the third control element 39 is opened (connected).
  • the second control element 37 is connected to an external power source, and the second cell selection element 38 is grounded. For this reason, the read current flows in the order of the second control element 37, the fourth wiring 24, the magnetization fixed layer 7, the channel layer 5, the magnetization free layer 6, the domain wall drive layer 1, the readout electrode layer 10, and the selected second cell selection element 38. Flows. A description of the case where the current is reversed is omitted.
  • the second control element 37, the second cell selection element 38, and the third control element 39 function as a read mechanism.
  • the domain wall-based analog memory of the present embodiment may have a configuration in which a bipolar element is connected to either the first magnetization supply layer 2 or the second magnetization supply layer 3. With such a configuration, the domain wall can be moved in any direction by changing the direction of the current.
  • the domain wall-based spin MOSFET and domain wall-based analog memory of this embodiment include a conventional domain wall drive type magnetoresistive effect element, a domain wall drive type magnetic memory including such a magnetoresistive effect element in each cell, and a conventional Compared with the spin MOSFET, the main difference in structure is that the readout electrode layer 10 (and tunnel barrier layer) is provided, and it can be manufactured using a known manufacturing method.
  • the nonvolatile logic circuit of the present embodiment includes a domain wall-based analog memory in which the domain wall-based spin MOSFETs of the present embodiment are arranged in an array, and an STT-MRAM, and has a storage function and a logical function. As a function, it comprises the above-mentioned domain wall utilizing analog memory and STT-MRAM. Since the domain wall utilizing analog memory and the STT-MRAM can be manufactured in the same process, the cost can be reduced. In addition, digital STT-MRAM is installed in the same circuit as the domain wall type analog memory arranged in an array, so that the input / output is digitized and the logic that can be processed in analog is formed inside can do.
  • FIG. 14 is a schematic cross-sectional view of an example of a magnetic neuron element according to an embodiment of the present embodiment.
  • the magnetic neuron element of the present embodiment includes the domain wall utilizing spin MOSFET of the present embodiment, and the third region 1c of the domain wall drive layer 1 is arranged in the longitudinal direction and sandwiches the first storage unit 41b and the first storage unit 41b.
  • the magnetic neuron element is controlled so as to pass a write current capable of moving the domain wall in order so as to stay at least once in all the storage units of the first storage unit 41b, the second storage unit 41a, and the third storage unit 41c.
  • a current source (not shown) having a possible control circuit is provided.
  • the first storage unit 41b is a portion of the third region 1c of the domain wall drive layer 1 that overlaps with the magnetization free layer 6 in plan view, and the second storage unit 41a includes the magnetization free layer 6 and the first layer in plan view.
  • the third storage unit 41c is a portion between the first magnetization supply layer 2 (a portion not overlapping the magnetization free layer 6 and the first magnetization supply layer 2), and the third storage unit 41c has the second magnetization supply and the second magnetization supply layer in plan view. A portion between the layers 3 (a portion not overlapping the magnetization free layer 6 and the second magnetization supply layer 3).
  • the domain wall-based spin MOSFET of this embodiment can be used as a magnetic neuron element that is an element that simulates synaptic operation. At the synapse, it is preferable to have a linear output with respect to external stimuli. In addition, when a reverse load is applied, it is preferable that there is no hysteresis and that the load is reversible. As shown in FIG. 9, the area of the portion where the magnetization directions of the magnetization free layer 6 and the domain wall drive layer 1 are parallel changes continuously by the domain wall drive (movement). That is, a parallel circuit is formed by the area of the portion where the magnetization directions of the magnetization free layer 6 and the domain wall drive layer 1 are parallel and the area of the antiparallel portion.
  • the horizontal axis in FIG. 9 can be regarded as the drive distance of the domain wall, and can show a relatively linear resistance change.
  • the domain wall can be driven depending on the magnitude of the current and the time of the applied current pulse, the magnitude and direction of the current and the time of the applied current pulse are regarded as an external load. be able to.
  • the domain wall movement is made the initial stage of memory, the main memory stage, and the deepening of memory. It is necessary to provide a current source through which a write current can flow so as to pass through the stages. That is, a current having a control circuit that can be controlled to flow a write current that can move the domain wall in order to stay at least once in all the storage units of the first storage unit, the second storage unit, and the third storage unit You need to have a source. Depending on the condition of the write current, it is possible to determine how many times the domain wall passes through each of the first storage unit, the second storage unit, and the third storage unit.
  • the memory can be forgotten by moving the domain wall of the domain wall drive layer 1 in a non-memory state.
  • the domain wall can be driven or lost by applying an external magnetic field, heat, and physical distortion.
  • the domain wall-based spin MOSFET of the present embodiment since the output shows constant low resistance and high resistance values, memory and no memory are determined by definition.
  • the domain wall when the domain wall is moved or disappeared by a method other than passing a current through the domain wall drive layer 1, the domain wall becomes random, and thus the correlation of information between the domain wall-based spin MOSFETs is lost. These can be called the memory forgetting stage.
  • the magnetic neuron element of the present embodiment is a memory that simulates synaptic movement and can go through an initial stage of memory, a main memory stage, and a deepening stage of memory. It is possible to simulate the brain by installing the domain wall type analog memory of this embodiment on a plurality of circuits.
  • a brain with a high degree of integration can be formed with an arrangement in which the arrays are arranged vertically and horizontally like a general memory. Further, in the arrangement in which a plurality of magnetic neuron elements having specific circuits are arrayed as one lump as shown in FIG. 15, it is possible to form brains with different degrees of recognition from external loads.

Abstract

磁壁利用型スピンＭＯＳＦＥＴ（100）は、磁壁（DW）と、第１領域（1a）と、第２領域（1b）と、第１領域および第２領域の間に位置する第３領域（1c）と、を有する磁壁駆動層（1）と、チャネル層（5）と、チャネル層の第１面の第１端部（5aA）に設けられ、磁壁駆動層の第３領域に接するように配置されている磁化自由層（6）と、第１端部の反対の第２端部（5aB）に設けられた磁化固定層（7）と、チャネル層の第１端部及び第２端部の間に、ゲート絶縁層（9）を介して設けられたゲート電極（8）と、を備える。

Description

磁壁利用型スピンＭＯＳＦＥＴおよび磁壁利用型アナログメモリ
　本発明は磁壁利用型スピンＭＯＳＦＥＴおよび磁壁利用型アナログメモリに関する。
　本願は、２０１６年４月２１日に、日本に出願された特願２０１６－０８５５３１号に基づき優先権を主張し、これらの内容をここに援用する。
　微細化に限界が見えてきたフラッシュメモリ等に代わる次世代の不揮発性メモリとして、抵抗変化型素子を利用してデータを記憶する抵抗変化型メモリ例えば、ＭＲＡＭ（Magnetoresistive Random Access Memory）、ＲｅＲＡＭ（Resistance Random Access Memory）、ＰＣＲＡＭ（Phase Change Random Access Memory）などが注目されている。
　メモリの高密度化（大容量化）の方法としては、メモリを構成する素子自体を小さくする方法の他に、メモリを構成する素子一つあたりの記録ビットを多値化する方法があり、様々な多値化方法が提案されている（例えば、特許文献１～３）。
　ＭＲＡＭの一つに、磁壁駆動型あるいは磁壁移動型と呼ばれるタイプがある（例えば、特許文献４）。磁壁駆動型ＭＲＡＭは、電流を磁壁駆動層（または磁化自由層）の面内方向に流し、スピン偏極電子によるスピントランスファー効果によって磁壁を移動させ、強磁性膜の磁化を書き込み電流の方向に応じた向きに反転させることでデータ書き込みを行う。
　特許文献４には、磁壁駆動型ＭＲＡＭについて、多値記録やアナログ記録の方法について記載されている。
　ＭＲＡＭでは、データの異なる書き込み方法が提案されており、磁壁駆動型ＭＲＡＭ以外にも、磁場書き込み型、ヨーク磁場書き込み型、ＳＴＴ（Spin Transfer Torque）型、ＳＯＴ（Spin Orbit Torque）型ＭＲＡＭなどが知られている。
　一方、従来のＭＯＳＦＥＴをベースとして、ソース電極及びドレイン電極に磁性体を用いることで、通常のＭＯＳＦＥＴの機能に磁気抵抗効果素子の機能が付加されたスピンＭＯＳＦＥＴが注目されている（例えば、特許文献５参照）。
日本国特開２０１５－０８８６６９号公報 国際公開第２００９／０７２２１３号 日本国特開２０１６－００４９２４号公報 国際公開第２００９／１０１８２７号 日本国特開２００９－１５８５９２号公報 国際公開第２００９／０５４１８０号
　特許文献４には、磁壁駆動型ＭＲＡＭについて、多値的あるいはアナログ的に情報を書き込む方法は開示されている。しかし、従来の磁壁駆動型ＭＲＡＭでは読み出し時に磁壁駆動層の面内方向に電流を流す必要があるため、読み出し時に流した電流によって磁壁駆動層の磁壁が移動する可能性がある。磁壁駆動層と磁気抵抗効果素子とが重なる部分よりも外側に磁壁が移動すると、磁壁駆動型ＭＲＡＭにおいて信号が最終的には０か１のデジタルの信号となり、アナログメモリとして使用することは困難である。
　逆に、平面視して、磁壁駆動層（または磁化自由層）と磁気抵抗効果素子とが重なる部分よりも外側に磁壁移動が完了していないと、読み込み時に磁壁が移動して誤書き込みや読み出し初期時の信号が変化する。すなわち、従来の磁壁駆動型ＭＲＡＭでは、データを多値的にあるいはアナログ的に書き込みはできても、データを安定的に読み出す方法がなかった。アナログ的に書き込んだデータを安定的に読み出すことができれば、多値的に書き込んだデータも安定的に読み出すことができる。
　また、磁壁駆動型ＭＲＡＭ技術とスピンＭＯＳＦＥＴ技術とを融合することはこれまでに試みられていない。
　本発明は、上記事情に鑑みてなされたものであり、アナログ記録データを安定的に読み出すことができかつ出力信号を一素子で増幅できる磁壁利用型スピンＭＯＳＦＥＴおよび磁壁利用型アナログメモリを提供する。
　本発明の第１態様は、磁壁利用型スピンＭＯＳＦＥＴであって、磁壁と、第１領域と、第２領域と、前記第１領域および前記第２の領域の間に位置する第３領域と、を有する磁壁駆動層と、チャネル層と、前記チャネル層の第１面の第１端部に設けられ、前記磁壁駆動層の前記第３領域に接するように配置されている磁化自由層と、前記第１端部の反対の第２端部に設けられた磁化固定層と、前記チャネル層の前記第１端部及び前記第２端部の間に、ゲート絶縁層を介して設けられたゲート電極と、を備える。
　本発明の第２態様は、上記第１態様に係る磁壁利用型スピンＭＯＳＦＥＴにおいて、前記磁壁駆動層の前記第３領域の、前記磁化自由層が設けられた第３面の反対の第４面に、平面視して前記磁化自由層と重なる位置に設置された読み出し電極層を備えてもよい。
　本発明の第３態様は、上記第１又は第２態様に係る磁壁利用型スピンＭＯＳＦＥＴにおいて、前記磁化自由層及び前記磁化固定層のうちの少なくとも一方と、前記チャネル層との間にトンネルバリア層を備えてもよい。
　本発明の第４態様は、上記第１～第３態様のいずれか一態様に係る磁壁利用型スピンＭＯＳＦＥＴにおいて、前記磁壁駆動層と平面視して前記磁化自由層と重なる位置に設置された読み出し電極層との間に高抵抗層を備えてもよい。
　本発明の第５態様は、上記第１～第４態様のいずれか一態様に係る磁壁利用型スピンＭＯＳＦＥＴにおいて、前記磁壁駆動層の長さが６０ｎｍ以上であってもよい。
　本発明の第６態様は、上記第１～第５態様のいずれか一態様に係る磁壁利用型スピンＭＯＳＦＥＴにおいて、前記第１領域に接し、第１の磁化の向きを有する第１磁化供給層と、前記第２領域に接し、前記第１の磁化の向きと反対向きの第２の磁化の向きを有する第２磁化供給層と、をさらに備えてもよい。
　本発明の第７態様は、上記第６態様に係る磁壁利用型スピンＭＯＳＦＥＴにおいて、前記磁壁駆動層、前記第１磁化供給層、前記第２磁化供給層、前記磁化自由層、および前記磁化固定層のそれぞれの磁化の向きが、それぞれの層に平行であってもよい。
　本発明の第８態様は、上記第６態様に係る磁壁利用型スピンＭＯＳＦＥＴにおいて、前記磁壁駆動層、前記第１磁化供給層、前記第２磁化供給層、前記磁化自由層、および前記磁化固定層のそれぞれの磁化の向きが、それぞれの層に垂直であってもよい。
　本発明の第９態様は、上記第１～第８態様のいずれか一態様に係る磁壁利用型スピンＭＯＳＦＥＴにおいて、前記磁壁駆動層が磁壁トラップ部を有してもよい。
　本発明の第１０態様は、上記第６～第９態様のいずれか一態様に係る磁壁利用型スピンＭＯＳＦＥＴにおいて、前記第１磁化供給層又は前記第２磁化供給層のいずれか一方にバイポーラ素子が接続されていてもよい。
　本発明の第１１態様は、磁壁利用型アナログメモリであって、上記第１～第１０態様のいずれか一態様に係る磁壁利用型スピンＭＯＳＦＥＴを複数備えている。
　本発明の第１２態様は、上記第１１態様に係る磁壁利用型アナログメモリにおいて、読み出し時に前記読み出し電極層と前記磁化自由層との間の抵抗変化を読み出す機構を備えていてもよい。
　本発明の第１３態様は、不揮発性ロジック回路であって、上記第１～第１０態様のいずれか一項に係る磁壁利用型スピンＭＯＳＦＥＴがアレイ状に配置された磁壁利用型アナログメモリと、ＳＴＴ－ＭＲＡＭとを備え、記憶機能と論理機能を有し、記憶機能として前記磁壁利用型アナログメモリ及び前記ＳＴＴ－ＭＲＡＭを備える。
　本発明の第１４態様は、磁気ニューロン素子であって、上記第１～第１０態様のいずれか一態様に係る磁壁利用型スピンＭＯＳＦＥＴを備え、前記磁壁駆動層の前記第３領域が長手方向に並ぶ、第１記憶部と該第１記憶部を挟む第２記憶部および第３記憶部とからなり、前記第１記憶部、前記第２記憶部および前記第３記憶部のすべての記憶部に少なくとも一回は留まるように順に磁壁を移動させ得る書き込み電流を流すように制御可能な制御回路を有する電流源を備える。
　上記本発明に係る態様によれば、多値記録データあるいはアナログ記録データを安定的に読み出すことができると共に、出力信号を一素子で増幅することができる。
本発明の一実施形態に係る磁壁利用型スピンＭＯＳＦＥＴの一例を模式的に示した立体斜視図である。 本発明の一実施形態に係る磁壁利用型スピンＭＯＳＦＥＴの一例の断面模式図である。 本発明の一実施形態に係る磁壁利用型スピンＭＯＳＦＥＴの他の例の断面模式図である。 従来の磁壁駆動型の磁気抵抗効果素子において、磁壁の移動方法を説明するための断面模式図である。 図４Ａと逆向きに磁壁を移動させる磁壁の移動方法を説明する断面模式図である。 従来の磁壁駆動型の磁気抵抗効果素子において、読み出し電流の流れる経路を説明する断面模式図である。 図２で示した磁壁利用型スピンＭＯＳＦＥＴを磁壁駆動層の長手方向の中央線に沿って切った断面において、電流の流れを示す断面模式図である。 図６Ａとは逆の電流の流れを示す断面模式図である。 本発明の磁壁利用型スピンＭＯＳＦＥＴにおいて、読み出し電流の流れる経路を説明する断面模式図である。 本発明の他の実施形態に係る磁壁利用型スピンＭＯＳＦＥＴにおいて、読み出し電流の流れる経路を説明する断面模式図である。 本発明の磁壁利用型スピンＭＯＳＦＥＴの書き込み及び読み出しの原理を説明する断面模式図である。 磁化固定層の磁化の向きと平行な部分の面積の割合と磁気抵抗効果素子部の抵抗値との関係を概念的に示すグラフである。 図１で示した磁壁利用型スピンＭＯＳＦＥＴをチャネル層の長手方向の中央線に沿って切った断面模式図である。 磁壁利用型アナログメモリ中のセルの要部の磁壁駆動層の長手方向の中央線に沿って切った断面模式図である。 本発明の磁壁利用型アナログメモリの回路構造の一例を模式的に示した図である。 本発明の一実施形態に係る磁気ニューロン素子の一例の断面模式図である。 本発明の一実施形態に係る磁気ニューロン素子を用いた人工的な脳の概念を示す図である。
　以下、本発明を適用した磁壁利用型スピンＭＯＳＦＥＴ及び磁壁利用型アナログメモリについて、図面を用いてその構成を説明する。なお、以下の説明で用いる図面は、特徴をわかりやすくするために便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などは実際と同じであるとは限らない。また、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに限定されるものではなく、本発明の効果を奏する範囲で適宜変更して実施することが可能である。本発明の素子において、本発明の効果を奏する範囲で他の層を備えてもよい。
（磁壁利用型スピンＭＯＳＦＥＴ）
　図１は、本発明の一実施形態に係る磁壁利用型スピンＭＯＳＦＥＴの一例を模式的に示した立体斜視図である。図２は、図１で示した磁壁利用型スピンＭＯＳＦＥＴを磁壁駆動層の長手方向の中央線に沿って切った断面模式図である。
　図１及び図２に示す磁壁利用型スピンＭＯＳＦＥＴ１００は、磁壁ＤＷを有し、第１領域１ａおよび第２領域１ｂとそれらの領域の間に位置する第３領域１ｃとからなる磁壁駆動層１とを備え、また、チャネル層５と、チャネル層５の一面５ａの第１端部５ａＡに設けられた磁化自由層６と、第１端部の反対の第２端部５ａＢに設けられた磁化固定層７と、チャネル層５の一面５ａの第１端部５ａＡ部及び第２端部５ａＢの間に、ゲート絶縁層９を介して設けられたゲート電極８と、をさらに備え、磁化自由層が、磁壁駆動層の第３領域に接するように配置されている。
　図１に示す磁壁利用型スピンＭＯＳＦＥＴ１００はさらに、第１領域１ａに接し、第１の磁化の向きを有する第１磁化供給層２と、第２領域１ｂに接し、第１の磁化の向きと反対向きの第２の磁化の向きを有する第２磁化供給層３と、を備えている。
　図１に示す磁壁利用型スピンＭＯＳＦＥＴ１００はさらに、磁壁駆動層１の第３領域１ｃの、磁化自由層６が設けられた面６ａの反対の面６ｂに、平面視して磁化自由層６と重なる位置に、高抵抗層１１を介して設置された読み出し電極層１０を備えている。高抵抗層１１は磁壁駆動層１よりも電気抵抗率が高い層である。なお、高抵抗層１１は、磁壁駆動層１の磁壁を駆動する際に、電流が読み出し電極層１０に流れることで磁壁の駆動が阻害されることを防止する層であり、上記防止機能を奏する材料であれば、高抵抗層１１の材料に特に制限はない。非磁性の材料でもよい。高抵抗層１１は、トンネルバリア層であってもよい。従って、高抵抗層１１は、トンネル電流を流すことができる絶縁材料であってもよい。
　また、図１に示す磁壁利用型スピンＭＯＳＦＥＴ１００はさらに、磁化自由層６と磁壁駆動層１との間に、磁気結合層１２を備えている。磁気結合層１２は磁化自由層６と磁壁駆動層１を磁気的に結合させる層であり、磁性材料であっても良いし、ＲｕなどのＲＫＫＹ相互作用によって磁化自由層６と磁壁駆動層１を磁気的に結合させるための非磁性材料であっても良い。
　図２において、各層の積層方向すなわち、各層の主面に直交する方向（面直方向）をＺ方向として定義している。各層はＺ方向に直交するＸＹ面に平行に形成されている。
　磁壁駆動層１は強磁性体材料からなる磁化自由層であり、その磁化の向きは反転可能である。磁壁駆動層１は、磁壁を有し、磁壁を貫通する方向（Ｘ方向）に閾値以上の電流を流すことにより、磁壁駆動層１のドメイン（磁区）中で生成されたスピン偏極電流によって、磁壁を伝導電子が流れる方向に移動させることができる。
　第１磁化供給層２、第２磁化供給層３および磁化固定層７はいずれも、磁化が固定された強磁性体材料からなる層（強磁性層）である。第１磁化供給層２及び第２磁化供給層３は、磁壁駆動層１を挟んで磁化自由層６と対向するように配置されている。また、第１磁化供給層２及び第２磁化供給層３は、磁壁駆動層１と磁気的に結合している。データ書き込み時は書き込み電流が磁壁駆動層１の一端から他端に流される。
　図２において、矢印Ｍ１、矢印Ｍ２および矢印Ｍ３は各層の磁化の向きを示しており、矢印Ｍ４および矢印Ｍ５はそれぞれ、磁壁駆動層１のうち、磁壁ＤＷを境界として第１磁化供給層２側の部分の磁化の向き、磁壁ＤＷを境界として第２磁化供給層３側の部分の磁化の向きを示す。
　図１及び図２に示す例では、磁壁駆動層１、第１磁化供給層２、第２磁化供給層３、磁化自由層６および磁化固定層７は、面内磁気異方性（面内磁化容易軸）を有する面内磁化膜であるが、図３に示すように、それらの層は垂直磁気異方性（垂直磁化容易軸）を有する垂直磁化膜であってもよい。面内磁化膜を形成しやすい材料としては例えば、ＮｉＦｅがある。また、垂直磁化膜を形成しやすい膜としては例えば、Ｃｏ／Ｎｉ積層膜がある。
　面内磁化膜を用いると、高いＭＲ比を有し、読み込み時にＳＴＴによる書き込みがされ難いために大きな読み取り電圧を用いることができる。一方、素子を微小化したい場合には磁気異方性が大きく、反磁界が小さい、垂直磁化膜を用いることが好ましい。熱擾乱に対する耐性が大きいため、データが消去されにくくなる
　以下、従来の磁壁駆動型ＭＲＡＭについて説明する。
　ＭＲＡＭは、ＧＭＲ（Giant Magneto Resistance）効果やＴＭＲ（Tunnel Magneto Resistance）効果などの磁気抵抗効果を利用する磁気抵抗効果素子をメモリセルとして備える。磁気抵抗効果素子は例えば、非磁性層を介して２層の強磁性層が積層された積層構造を有する。２層の強磁性層は、磁化の向きが固定された磁化固定層（ピン層）と、磁化の向きが反転可能な磁化自由層（フリー層）である。磁気抵抗効果素子の電気抵抗の値は、磁化固定層と磁化自由層の磁化の向きが反平行であるときの方が、それらの向きが平行であるときよりも大きい。ＭＲＡＭのメモリセルである磁気抵抗効果素子では、上記電気抵抗の値の差を利用して磁化が平行の状態をデータ“０”に、反平行の状態をデータ“１”に対応づけることにより、データを不揮発的に記憶される。データの読み出しは、磁気抵抗効果素子を貫通するように（積層構造を貫くように）読み出し電流を流し、磁気抵抗効果素子の抵抗値を測定することにより行なわれる。一方、データの書き込みは、スピン偏極電流を流して磁化自由層の磁化の向きを反転させることによって行われる。
　現在主流のデータの書き込み方式として、スピントランスファートルク（Spin Transfer Torque）を利用した「ＳＴＴ方式」が知られている。ＳＴＴ方式では、磁化自由層にスピン偏極電流が注入され、スピン偏極電流を担う伝導電子のスピンと磁化自由層の磁気モーメントとの間の相互作用によって、磁化自由層にトルクが発生し、トルクが十分大きい場合に磁化が反転する。磁化の反転は電流密度が大きいほど起こりやすくなるため、メモリセルサイズが縮小されるにつれ、書き込み電流を低減させることが可能となる。
　また、ＳＴＴ方式として、磁気抵抗効果素子を貫通するように書き込み電流を流す方式（例えば、特許文献１）と、磁気抵抗効果素子を貫通させず、磁化自由層の面内方向に書き込み電流を流す方式（例えば、特許文献４）とが知られている。
　前者の方式では、磁化固定層と同じスピン状態を有するスピン偏極電子が磁化固定層から磁化自由層へ供給される、あるいは、磁化自由層から磁化固定層に引き抜かれる。その結果、スピントランスファー効果により、磁化自由層の磁化が反転する。上記のように、磁気抵抗効果素子を貫通する書き込み電流の方向により、磁化自由層の磁化方向を規定することができる。なお、前者の方式の磁気抵抗効果素子を複数備える磁壁駆動型磁気メモリは、磁壁駆動型ＭＲＡＭと呼ばれる。
　一方、後者の方式について図４を参照して説明する。図４は、従来の磁壁駆動型の磁気抵抗効果素子の一例を示す断面模式図である。なお、図４において、図１～図３に比べて、磁壁駆動層に対する第１磁化供給層および第２磁化供給層の位置が上下逆であるが、それ自体は技術的な差異を意図していない。
　図４に示す従来の磁壁駆動型の磁気抵抗効果素子において、データの書き込みは磁壁駆動層１内に形成される磁壁ＤＷを移動させることによって行われる。
　図４において、図１～図３と同じ符号の層は同じ機能を有する層である。符号１５は、強磁性層であり、非磁性層１６を介して、磁壁駆動層１の第３領域上に設けられており、強磁性層１５と非磁性層１６と磁壁駆動層１の第３領域とからなる磁気抵抗効果素子（以下、「磁気抵抗効果素子部」ということがある）が形成される。
　磁壁駆動層１は磁化が互いに略反平行に固定された第１領域１ａと第２領域１ｂと、第１領域１ａと第２領域１ｂとの間に位置する第３領域１ｃを有し、第３領域１ｃの磁化は第１領域１ａか第２領域１ｂのいずれかと略平行方向となる。このような磁化状態の制約によって、磁壁駆動層１内には磁壁が導入される。磁壁は、磁壁駆動層１内にスピン偏極電流を流すことによって位置を移動させることができる。
　例えば、図４Ａの点線で示す向きに、第２磁化供給層３から磁壁駆動層１へさらに第１磁化供給層２へと電流を流すと、伝導電子は電流の向きとは逆に実線で示す向きに流れる。第１磁化供給層２から電子が磁壁駆動層１へ入ると、電子は第１磁化供給層２及び磁壁駆動層１の第１磁化供給層２と磁気結合したドメインの磁化の向きに対応したスピン偏極電子となる。スピン偏極電子が磁壁に到達すると、磁壁においてスピン偏極電子が持つスピンが磁壁に対してスピントランスファーを起こし、磁壁は伝導電子の流れる向きと同じ向きに移動する。同様に、図４Ｂの点線で示す向きに、第１磁化供給層２から磁壁駆動層１へさらに第２磁化供給層３へと電流を流すと、伝導電子は電流の向きとは逆に実線で示す向きに流れる。第２磁化供給層３から電子が磁壁駆動層１へ入ると、電子は第２磁化供給層３及び磁壁駆動層１の第２磁化供給層３と磁気結合したドメインの磁化の向きに対応したスピン偏極電流となる。スピン偏極電子が磁壁に到達すると、磁壁においてスピン偏極電子が持つスピンが磁壁に対してスピントランスファーを起こし、磁壁は伝導電子の流れる向きと同じ向きに移動する。
　上記のような磁壁の移動により、磁壁駆動層１のうち、強磁性層１５の直下の部分の磁化を強磁性層１５の磁化の向きと平行の状態にしたり、あるいは、反平行の状態にすることができる。従って、“０”状態と“１”状態との間での情報の書き換えが可能である。
　従来の磁壁駆動型の磁気抵抗効果素子を用いたＭＲＡＭにおいては、データの書き込み電流は磁気抵抗効果素子部を貫通せず、磁壁駆動層の面内方向（積層方向に平行な方向）に流す（図４参照）。
　データの読み出しは、非磁性層１６を介した強磁性層１５と磁壁駆動層１との間で電流を流し、強磁性層１５の磁化と磁壁駆動層１の磁化との相対角に応じた抵抗の変化を検出することで行う。磁壁駆動層１のうち、強磁性層１５の直下の部分の磁化を強磁性層１５の磁化の向きと平行の状態のときは低抵抗であり、一方、反平行の状態のときは高抵抗であり、このような抵抗の変化を検知することにより、データが判別される。
　従来の磁壁駆動型の磁気抵抗効果素子を用いたＭＲＡＭにおいては、データの書き込み電流は磁気抵抗効果素子（図３における、非磁性層６を介した磁化固定層５及び磁壁駆動層１からなる積層構造）を貫通せず、磁壁駆動層の面内方向（積層方向に平行な方向）に流す（図４参照）。一方、データの読み出し電流は、図５の１点鎖線で示すように、磁気抵抗効果素子（非磁性層６を介した磁化固定層５及び磁壁駆動層１からなる積層構造）を積層方向に貫通し、その後、書き込み電流が流れる経路の一部を流れる（例えば、特許文献６参照）。すなわち、読み出し電流の経路は、書き込み電流の経路と一部が重なる。この場合、読み出し時に、磁壁駆動層の磁壁駆動の方向（面内方向）に電流を流す必要がある。そのため、得られる出力信号は最終的には０か１のデジタルの信号になる。また、平面視して、磁壁駆動層と磁気抵抗効果素子部とが重なる部分よりも外側に磁壁移動が完了していないと、読み込み時に磁壁が移動して誤書き込みや読み出し初期時の信号が変化するが生じる場合がある。
　図６Ａ及び図６Ｂは、図２で示した本実施形態の磁壁利用型スピンＭＯＳＦＥＴを磁壁駆動層の長手方向の中央線に沿って切った断面模式図において、電流の流れを示す図である。本実施形態の磁壁利用型スピンＭＯＳＦＥＴにおいても、データの書き込み電流は磁気抵抗効果素子部を貫通せず、磁壁駆動層の面内方向（積層方向に平行な方向）に流すことができる点は、従来の磁壁駆動型の磁気抵抗効果素子と同様である。
　これに対して、読み出し電流の経路は異なる。すなわち、本実施形態に係る磁壁利用型スピンＭＯＳＦＥＴでは、磁壁駆動層１の第３領域１ｃの、磁化自由層６が設けられた面６ａの反対の面６ｂに、平面視して磁化自由層６と重なる位置に読み出し電極層１０を備えているため、読み出し電流は、図７において２点鎖線で示すように、磁壁駆動層１を面直方向に流れる。従って、読み出し電流は磁壁駆動層の磁壁駆動の方向（面内方向）に流れることがないため、読み込み時の磁壁の移動が抑制でき、また、読み出し電流が流れる磁壁駆動層の距離が短いため、磁気ノイズを低減できる。
　閾値を超える電流が流れたときに磁壁が移動する。従って、図８に示すように、読み出し電極層を備えない構成でも、読み出し電流の条件を調整することにより、読み込み時の磁壁の移動や磁気ノイズを抑制したデータの読み出しが可能である。
　図９は、磁壁ＤＷが平面視して、磁化自由層６と読み出し電極層１０との間の部分１ｃＡに位置した場合を示す断面模式図である。チャネル層５、磁化自由層６および磁気結合層１２は図示を省略している。
　磁壁ＤＷは、磁壁駆動層１の面内方向に書き込み電流（スピン偏極電流）を流すことによって移動させることができる。
　磁壁ＤＷの移動方向は、書き込み電流の流す方向によって設定することができる。すなわち、磁壁ＤＷを－Ｘ方向に移動させたいときには、スピン偏極した電子の流れが磁壁ＤＷの右方向から当たるように、Ｘ方向に書き込み電流（スピン偏極電流）を流す（図４Ｂ参照）。逆に、磁壁ＤＷをＸ方向に移動させたいときには、スピン偏極した電子の流れが磁壁ＤＷの左方向から当たるように、－Ｘ方向に書き込み電流（スピン偏極電流）を流す（図４Ａ参照）。
　また、磁壁ＤＷの移動量（移動距離）は、書き込み電流の大きさ、時間を調整することによって可変に制御することができる。書き込み電流の大きさ、時間は例えば、パルス数あるいはパルス幅によって設定してもよい。
　上記のように、書き込み電流（スピン偏極電流）の流す方向、大きさ、時間、パルス数あるいはパルス幅を調整することによって、磁壁駆動層１中の磁壁ＤＷの位置を所望の位置に移動できる。
　チャネル層５を介して磁化自由層６と磁化固定層７の間に電流を流すことによって、磁気抵抗効果素子（以下、「磁気抵抗効果素子部」ということがある）が形成される。磁気抵抗効果素子部において、磁壁ＤＷの位置によって抵抗値は変わる。また、ゲート電極に電圧を印可することにより、磁化自由層６と磁化固定層７の間の抵抗が変化し、さらに、磁気抵抗出力も変化する磁壁利用型スピンＭＯＳＦＥＴが形成されている。
　磁壁ＤＷが図９で示す位置にあるときは、磁気抵抗効果素子部は、磁化自由層６と、磁気結合層１２と、磁壁駆動層１のうちの磁壁ＤＷから第２磁化供給層３側の部分（磁化の向きが磁化固定層５の磁化の向きと平行な部分）１ｃｂとによって形成される低抵抗部と、磁化自由層６と、磁気結合層１２と、磁壁駆動層１のうちの磁壁ＤＷから第１磁化供給層２側の部分（磁化の向きが磁化固定層５の磁化の向きと反平行な部分）１ｃａとによって形成される高抵抗部との並列回路を備える。
　上記構成によって、磁気抵抗効果素子部の抵抗値としてアナログ的な抵抗値を出力できる。また、磁壁ＤＷの位置を複数の位置に設定することにより、その数に応じた多値的な抵抗値を出力できる。
　図１０は、磁化自由層６の磁化の向きと平行な部分１ｃｂの面積（磁壁ＤＷの位置に対応）の割合と磁気抵抗効果素子部の抵抗値との関係を概念的に示すグラフである。
　従来、磁壁駆動層中の磁壁の位置を所望の位置に移動することによって、多値的な抵抗値あるいはアナログ的な抵抗値を設定する方法はあったが、それを安定的に読み出す方法がなかった。
　本実施形態の磁壁利用型スピンＭＯＳＦＥＴでは、平面視して磁化自由層６に重なる位置に読み出し電極層１０を設ける構造を採用することにより、読み出し電流を、磁壁駆動層を垂直方向に流すことを可能になる。すなわち、読み出し電流（スピン偏極した電子の流れ）を磁壁と平行する方向を流すことにより、読み出し時の磁壁への影響を従来技術に比べて劇的に低減することができる。その結果、従来技術に比べて安定な読み出しが可能である。
　磁壁駆動層１の材料には、磁化自由層に用いることができる公知の材料を用いることができる。特に軟磁性材料を適用できる。例えば、Ｃｒ、Ｍｎ、Ｃｏ、Ｆｅ及びＮｉからなる群から選択される金属、これらの金属を１種以上含む合金、これらの金属とＢ、Ｃ、及びＮの少なくとも１種以上の元素とが含まれる合金等を用いることができる。具体的には、Ｃｏ－Ｆｅ、Ｃｏ－Ｆｅ－Ｂ、Ｎｉ－Ｆｅが挙げられる。
　磁壁駆動層１の長さ、すなわち、第１領域および第２領域とそれらの領域の間に位置する第３領域を合わせた長さは６０ｎｍ以上であることが好ましい。通常、６０ｎｍ未満では単磁区になりやすく、磁壁を有しない場合があるからある。
　磁壁駆動層１の厚さは磁壁駆動層として機能する限り、特に制限はないが、例えば、２～６０ｎｍとすることができる。磁壁駆動層１の厚さが６０ｎｍ以上になると、積層方向に磁壁が出来る可能性がある。しかしながら、積層方向に磁壁が出来るか否かは磁壁駆動層の形状異方性とのバランスによって生じるため、磁壁駆動層１の厚さが６０ｎｍ未満である限りではない。
　磁壁駆動層１は、層の側面に磁壁の移動を止める磁壁トラップ部を有してもよい。磁壁トラップ部の具体的な構成としては公知の構成、例えば、凹凸、溝、膨らみ、くびれ、切り欠きなどを用いることができる。このような磁壁トラップ部を備えることにより、磁壁を止める（ピンする）ことができ、閾値以上の電流を流さないとそれ以上磁壁が移動されない構成とすることができる。上記構成によって、出力信号をアナログ的ではなく、多値化することができる。
　例えば、磁壁トラップ部を所定の距離ごとに形成することにより、磁壁をより安定的に保持することができ、安定的な多値記録を可能にし、より安定的に多値化された出力信号を読み出すことを可能にする。
　磁壁駆動層１のうち、平面視して磁化自由層６に重なる部分の厚さが他の部分よりも厚くてもよい（図１４参照）。磁壁が磁化自由層６に重なる部分を移動する際、磁壁の断面積が増大するため電流密度が減少し、磁壁の駆動速度が遅くなる。これによって、出力のアナログ値を制御しやすくすることができる。また、このような構造を作成する場合、磁壁駆動層１、磁気結合層１２及び磁化自由層６を連続成膜で作成し、余計な部分を削り取ることによって形成することができる。連続成膜を実施した場合には接合する層の間の結合が強くなり、より効率の高い磁気結合や出力を得ることができる。
　磁化自由層６の材料には、磁化自由層に用いることができる公知の強磁性材料を用いることができる。例えば、Ｃｒ、Ｍｎ、Ｃｏ、Ｆｅ及びＮｉからなる群から選択される金属、これらの金属を１種以上含む合金、これらの金属とＢ、Ｃ、及びＮの少なくとも１種以上の元素とが含まれる合金等を用いることができる。具体的には、Ｃｏ－Ｆｅ、Ｃｏ－Ｆｅ－Ｂ、Ｎｉ－Ｆｅが挙げられる。
　磁化自由層６の磁化の向きを積層面に対して垂直にする場合には、磁化自由層６の厚みと磁壁駆動層１の厚みの和が２．５ｎｍ以下とすることが好ましい。磁化自由層６と磁気結合層１２の界面で、磁化自由層６に垂直磁気異方性を付加することができる。また、垂直磁気異方性は磁化自由層６と磁壁駆動層１の膜厚の和を厚くすることによって効果が減衰するため磁化自由層６の膜厚と磁壁駆動層１の膜厚の和は薄い方が好ましい。
　磁気結合層１２の材料としては、非磁性の公知の材料を用いることができる。
　Ｒｕの場合は膜厚によって磁化自由層６と磁壁駆動層１の結合の力を変化させることができ、例えば、０．４ｎｍの場合は反強磁性的な結合を強くすることができる。
　また、磁気結合層１２は強磁性材料も用いることができる。
　磁化自由層６及び磁化固定層７のうちの少なくとも一方とチャネル層５との間にトンネルバリア層を備えてもよい。このトンネルバリア層を備えることにより、注入されたスピンが注入した電極に戻ってくる効果を抑制して、より大きな出力電圧を得ることができる。
　トンネルバリア層の材料としては、トンネルバリア層に用いることができる公知の絶縁材料を用いることができる。例えばＡｌ２Ｏ３、ＳｉＯ２、ＭｇＯ、ＭｇＡｌ２Ｏ４、ＺｎＡｌ２Ｏ４、ＭｇＧａ２Ｏ４、ＺｎＧａ２Ｏ４、ＭｇＩｎ２Ｏ４、ＺｎＩｎ２Ｏ４、及び、これらの材料の多層膜や混合組成膜等を用いることができる。またこれらの他にも、Ａｌ，Ｓｉ，Ｍｇの一部が、Ｚｎ、Ｂｅ等に置換された材料等も用いることができる。これらの中でも、ＭｇＯやＭｇＡｌ２Ｏ４はコヒーレントトンネルが実現できる材料であるため、スピンを効率よく注入できる。
　チャネル層５の材料としては、ＳｉやＧｅなどの半導体や、ＧａＡｓやＩｎＧａＡｓなどの化合物半導体を用いることができる。チャネル層５における、ソース電極２Ｓとドレイン電極２Ｄとの間の最短距離、すなわち、チャネル長（ｄ）は、０．１μｍ以上１００μｍ以下とすることが好ましい。チャネル長（ｄ）は、チャネル層５内におけるスピン拡散長より短く設定する。例えば、チャネル層５の材料はＳｉ、チャネル長（ｄ）は３μｍとし、チャネル層５の抵抗率は１Ω・ｃｍとする。チャネル層５の導電型はＮ型とするが、Ｐ型とすることもできる。
　チャネル層５は基板等の上に形成された層であってもよいが、それ自体が基板であってもよい。
　読み出し電極層１０の形状は、磁壁を動かすことにつながる読み込み電流（スピン偏極電流）の水平成分が出ないように、平面視して、磁化自由層６と同じサイズであることが好ましいが、同じサイズでなくても従来の磁壁駆動型磁気抵抗効果素子に比べて効果を発揮する。例えば、平面視して、読み出し電極層と磁化自由層６との重なり程度が５０％以上であることが好ましく、９０％以上であることがより好ましく、１００％であることがさらに好ましい。
　例えば、読み出し電極層１０と磁化自由層６との重なり程度が１００％以外である場合、読み出し時に磁壁が移動する可能性がある。読み出し時に磁壁が移動するか否かは、読み出し電極層１０と磁化自由層６との重なりの位置と読出し電流の向きに依存する。
　読み出し電極層１０の材料としては、電極材料として用いられる公知の材料を用いることができる。例えば、アルミニウム、銀、銅、金等を用いることができる。
　高抵抗層１１が絶縁材料の場合、高抵抗層１１の厚さは、書き込み電流が読み出し電極層１０に流れ込まないように０．８ｎｍ以上にすることが好ましい。一方、読み込み動作における影響を無視できる程度にする観点は、書き込み電流が読み出し電極層１０に流れ込まない観点では、２ｎｍ以下にすることが好ましい。
　高抵抗層１１の材料としては、磁壁駆動層１の磁壁を駆動する際に、磁壁駆動のための電流が下部電極層４に流れることを抑制する（実質的に防止する）ことができる層であれば、特に制限はない。高抵抗層１１はトンネルバリア層であってもよく、トンネルバリア層に用いることができる公知の絶縁材料を用いることができる。例えば、Ａｌ２Ｏ３、ＳｉＯ２、ＭｇＯ、及び、ＭｇＡｌ２Ｏ４等を用いることができる。またこれらの他にも、Ａｌ，Ｓｉ，Ｍｇの一部が、Ｚｎ、Ｂｅ等に置換された材料等も用いることができる。高抵抗層１１の材料は、磁壁駆動層１よりも少なくとも抵抗率が高ければ機能する。例えば、Ｓｉ、ＳｉＧｅやＧｅなどの半導体や、ビスマス、ニクロムなどの金属でも良い。
　磁化自由層６のＸ方向の端部と、第１磁化供給層２及び第２磁化供給層３のＸ方向の端部との間の距離は任意に設計することができる。磁壁駆動層１における磁壁は第１磁化供給層２及び第２磁化供給層３と接する磁化自由層６に近い端部を最大の可動範囲とする。第１磁化供給層２及び第２磁化供給層３と磁壁駆動層１が磁気的に結合しており、磁壁を駆動動作させても、磁壁駆動層１における通電を止めるとその端部で磁壁が安定することができるからである。また、端部から磁壁が移動し、磁化自由層６の端部まで移動するまでの間は読出し出力に影響しない。
　図１１は、図１で示した磁壁利用型スピンＭＯＳＦＥＴをチャネル層の長手方向の中央線に沿って切った断面模式図である。磁化固定層７は書き込み電流を用いた書き込みの前後で磁化の向きが変化しない層であり、また、磁化自由層６は書き込み電流を用いた書き込みの前後で磁化の向きが変化しうる層である。磁化固定層７および磁化自由層６はチャネル層５の一面５ａの第１端部５ａＡおよび第２端部５ａＢに設置されており、また、第１端５ａＡ部及び第２端部５ａＢの間に、ゲート絶縁層９を介して設けられたゲート電極８が設置されている。
　磁化固定層７は反強磁性層、強磁性層、非磁性層から成るシンセティック構造であってもよい。シンセティック構造において磁化方向は反強磁性層によって磁化方向が強く保持されているため、外部からの影響を受けにくい磁化固定層として機能させることができる。
　磁化固定層７および磁化自由層６をソース電極／ドレイン電極とすることにより、ＭＯＳＦＥＴの構造を有しており、ソース電極／ドレイン電極が磁化固定層および磁化自由層であることで、通常のスピンＭＯＳＦＥＴを構成する。ソース電極及びドレイン電極は強磁性体であるから、強磁性体からチャネル層にスピン分極した電流が注入される。通常のＭＯＳＦＥＴはゲート電圧による電流の制御を行うが、スピンＭＯＳＦＥＴではゲート電圧に加え、外部磁場などの制御方法が新たに加わる。すなわち、ソース電極とドレイン電極の磁化の向きの相対角度によって、磁気抵抗効果による出力電流が変化する。
　磁化自由層６の磁化の向きを変えることにより、磁化固定層７及び磁化自由層６の磁化は略平行又は略反平行となる。磁化自由層６の磁化の向きによってデータを記憶することができ、通常のスピンＭＯＳＦＥＴとして用いることもできる。すなわち、強磁性体からなるドレイン電極の磁化の向きをデータ“０”、データ“１”のデジタル値に対応づけておくと、ドレイン電極から取り出されるキャリア量が磁化の向きによって変わるため、この磁化の向きを磁化固定層７と磁化自由層６の間にスピン偏極電流を流す方法や外部から制御する方法で、磁化固定層７、磁化自由層６、チャネル層５及びゲート電極の従来のスピンＭＯＳＦＥＴの部分を記憶素子として利用することもできる。
　図１１において、読み出し電流は点線で示す経路に流れるが、経路に流れる電流の抵抗は、磁化固定層７と磁化自由層６との間の抵抗と、磁化自由層６と磁壁駆動層１（図９の符号１ｃＡの部分）との間の抵抗とによって決まる。すなわち、本実施形態の磁壁利用型スピンＭＯＳＦＥＴでは、磁化固定層７と磁化自由層６との間の磁気抵抗効果、及び、磁化自由層６と磁壁駆動層１（図９の符号１ｃＡの部分）との間の磁気抵抗効果の２段階の磁気抵抗効果を利用することができる。従って、本実施形態の磁壁利用型スピンＭＯＳＦＥＴは、従来のスピンＭＯＳＦＥＴあるいは磁壁駆動型ＭＲＡＭとは異なる概念で利用できる可能性がある。
（磁壁利用型アナログメモリ）
　本実施形態の磁壁利用型アナログメモリは、本実施形態の磁壁利用型スピンＭＯＳＦＥＴを複数備える。
　図１２に、磁壁利用型アナログメモリ中のセルの要部の磁壁駆動層の長手方向の中央線に沿って切った断面模式図を示す。
　図１等で示した磁壁利用型スピンＭＯＳＦＥＴ１００は、第１磁化供給層２及び第２磁化供給層３のそれぞれには第１配線２１、第２配線２２が接続されている。また、読み出し電極層１０には第３配線２３が接続され、また、磁化固定層７には第４配線２４に接続され、ゲート電極８には第５配線２５に接続されている。
　第１配線２１、第２配線２２、第３配線２３、第４配線２４および第５配線２５は、通常の配線の材料として用いられる材料を用いることができる。例えば、アルミニウム、銀、銅、金等を用いることができる。
　図１３に、本実施形態の一実施形態に係る磁壁利用型アナログメモリ１０００の回路構造の一例を模式的に示した図である。図１３には、１個のセルにつながる部分を図示している。
　第１制御素子３５は、複数の磁壁利用型スピンＭＯＳＦＥＴ１００のそれぞれの第２配線２１および第２磁化供給層３（１個のセルの第２配線２１および第２磁化供給層３だけを図示）を介して磁壁駆動層１に接続されている。第１制御素子３５は、すべての磁壁利用型スピンＭＯＳＦＥＴ１００に接続されている。また、第１制御素子３５は、図示略の外部電源に接続され、磁壁駆動層１に流す電流を制御する。
　第１セル選択素子３６は、複数の磁壁利用型スピンＭＯＳＦＥＴ１００のそれぞれの第１配線２２および第１磁化供給層２（１個のセルの第１配線２２および第１磁化供給層２だけを図示）を介して磁壁駆動層１に接続されている。第１セル選択素子３６は、一つの磁壁利用型スピンＭＯＳＦＥＴ１００に対して一つ設けられている。第１セル選択素子３６は、いずれの磁壁利用型スピンＭＯＳＦＥＴ１００に書き込み電流を流すかを制御する。第１セル選択素子３６は、接地されている。
　第２制御素子３７は、第４配線２４に接続されている。第２制御素子３７は、図示略の外部電源に接続され、第４配線２４に流す電流を制御する。
　第２セル選択素子３８は、複数の磁壁利用型スピンＭＯＳＦＥＴ１００のそれぞれの第３配線２３を介して読み出し電極層１０に接続されている。第２セル選択素子３８は、一つの磁壁利用型スピンＭＯＳＦＥＴ１００に対して一つ設けられている。第２セル選択素子３８は、いずれの磁壁利用型スピンＭＯＳＦＥＴ１００に読み出し電流を流すかを制御する。第２セル選択素子３８は、接地されている。
　第３制御素子３９は、第５配線２５に接続されている。第２制御素子３９は、図示略の外部電源に接続され、ゲート電極８に印加する電圧を制御する。
　第１制御素子３５、第２制御素子３７、第３制御素子３９、第１セル選択素子３６及び第２セル選択素子３８は、公知のスイッチング素子を用いることができる。例えば、電界効果トランジスタ等に代表されるトランジスタ素子等を用いることができる。
　以下、図１３を用いて、磁壁利用型アナログメモリによる書込み動作及び読出し動作について説明する。
　書き込み動作は、第１制御素子３５と第１セル選択素子３６とによって書き込みを制御する。
　まず、第１制御素子３５を開放（接続）し、開放する第１セル選択素子３６を選択する。第１制御素子３５は外部電源に接続され、第１セル選択素子３６は接地されている。そのため、第１制御素子３５、第１配線２１、第２磁化供給層３、磁壁駆動層１、第２配線２２、選択された第１セル選択素子３６の順に書き込み電流が流れる。電流を逆に流す場合の説明は省略する。
　読み込み動作は、第２制御素子３７と第２セル選択素子３８と第３制御素子３９とによって読み込みを制御する。
　まず、第２制御素子３７を開放（接続）し、開放する第２セル選択素子３８を選択する。次いで、第３制御素子３９を開放（接続）する。第２制御素子３７は外部電源に接続され、第２セル選択素子３８は接地されている。そのため、第２制御素子３７、第４配線２４、磁化固定層７、チャネル層５、磁化自由層６、磁壁駆動層１、読み出し電極層１０、選択された第２セル選択素子３８の順に読み込み電流が流れる。電流を逆に流す場合の説明は省略する。
　第２制御素子３７、第２セル選択素子３８および第３制御素子３９は読み出し機構として機能する。
　本実施形態の磁壁利用型アナログメモリは、第１磁化供給層２又は第２磁化供給層３のいずれか一方にバイポーラ素子が接続された構成としてもよい。このような構成により、電流の向きを変えることで任意の方向に磁壁を移動することができる。
　本実施形態の磁壁利用型スピンＭＯＳＦＥＴ及び磁壁利用型アナログメモリは、従来の磁壁駆動型の磁気抵抗効果素子およびそのような磁気抵抗効果素子を各セルに備えた磁壁駆動型磁気メモリ、並びに、従来のスピンＭＯＳＦＥＴと比較すると、主な構造の違いは、読み出し電極層１０（及びトンネルバリア層）を備えることだけであり、公知の製造方法を用いて製造することができる。
（不揮発性ロジック回路）
　本実施形態の不揮発性ロジック回路は、本実施形態の磁壁利用型スピンＭＯＳＦＥＴがアレイ状に配置された磁壁利用型アナログメモリと、ＳＴＴ－ＭＲＡＭとを備え、記憶機能と論理機能を有し、記憶機能として上記磁壁利用型アナログメモリ及びＳＴＴ－ＭＲＡＭを備える。
　磁壁利用型アナログメモリとＳＴＴ－ＭＲＡＭは同一の工程で作製することが可能であるため、コストの削減が可能である。また、デジタル的であるＳＴＴ－ＭＲＡＭがアレイ状に配置された磁壁利用型アナログメモリと同一回路に設置されることで、入出力をデジタル化し、内部ではアナログで処理することが可能なロジックを形成することができる。
（磁気ニューロン素子）
　図１４は、本実施形態の一実施形態に係る磁気ニューロン素子の一例の断面模式図である。
　本実施形態の磁気ニューロン素子は、本実施形態の磁壁利用型スピンＭＯＳＦＥＴを備え、磁壁駆動層１の第３領域１ｃが長手方向に並ぶ、第１記憶部４１ｂと第１記憶部４１ｂを挟む第２記憶部４１ａおよび第３記憶部４１ｃとを有する。また、磁気ニューロン素子は、第１記憶部４１ｂ、第２記憶部４１ａおよび第３記憶部４１ｃのすべての記憶部に少なくとも一回は留まるように順に磁壁を移動させ得る書き込み電流を流すように制御可能な制御回路を有する電流源（図示略）を備えている。
　第１記憶部４１ｂは、磁壁駆動層１の第３領域１ｃのうち、平面視して磁化自由層６と重なる部分であり、第２記憶部４１ａは、平面視して磁化自由層６と第１磁化供給層２との間の部分（磁化自由層６及び第１磁化供給層２に重ならない部分）であり、第３記憶部４１ｃは、平面視して磁化自由層６と第２磁化供給層３との間の部分（磁化自由層６及び第２磁化供給層３に重ならない部分）である。
　本実施形態の磁壁利用型スピンＭＯＳＦＥＴはシナプスの動作を模擬する素子である磁気ニューロン素子として利用することができる。シナプスでは外部からの刺激に対して線形な出力を持つことが好ましい。また、逆向きの負荷が与えられた際にはヒステリシスがなく、可逆することが好ましい。図９に示したように、磁壁の駆動（移動）によって、磁化自由層６と磁壁駆動層１のそれぞれの磁化方向が平行な部分の面積が連続的に変化する。すなわち、磁化自由層６と磁壁駆動層１のそれぞれの磁化方向が平行な部分の面積と反平行な部分の面積とによる並列回路が形成される。図９の横軸は磁壁の駆動距離と見なすことができ、比較的線形な抵抗変化を示すことができる。また、磁壁の駆動は電流の大きさと印可される電流パルスの時間に依存して駆動することができるため、電流の大きさと向き、さらに、印可される電流パルスの時間を外部からの負荷として見なすことができる。
（記憶の初期段階）
　例えば、磁壁駆動層１の磁壁が－Ｘ方向に最大に移動した場合、磁壁は第１磁化供給層２の磁化自由層６側の端部４１ａＡで安定化する。電流を第２磁化供給層３から第１磁化供給層２に流すと、電子が第１磁化供給層２から第２磁化供給層３に流れ、第１磁化供給層２及び磁壁駆動層１の内部でスピン偏極した電子が磁壁にスピントランスファーを起こし、磁壁が＋Ｘ方向に移動する。磁壁が磁化自由層６の第１磁化供給層２側の端部４１ａＢに達するまでは磁壁が移動しても、読出しの抵抗が変化しない。この状態を記憶の初期段階と呼ぶことができる。すなわち、第２記憶部４１ａ内に磁壁が配置する場合を記憶の初期段階と呼ぶことができる。記憶の初期段階ではデータとしての記録がされていないが、データを記録する準備が整えられている状態である。
（主記憶段階）
　磁壁が磁化自由層６の上部（平面視して重なる部分）を通過している間は図９のように読出し時の抵抗が変化する。電流を第２磁化供給層３から第１磁化供給層２に流すことで外部からの負荷とし、読出し時には負荷に略比例したような抵抗変化となる。これが主記憶段階である。すなわち、第１記憶部４１ｂ内に磁壁が配置する場合を記憶の主記憶段階と呼ぶことができる。磁壁が磁化自由層６の端部より外側にいる状態を記憶、あるいは、無記憶と定義し、磁壁が逆側の磁化自由層６の端部より外側にいる状態を無記憶、あるいは、記憶と定義することができる。当然、第２磁化供給層３と第１磁化供給層２の間に流れる電流を逆向きにすると、逆の作用となる。
（記憶の深層化段階）
　磁壁が磁化自由層６の第２磁化供給層３側の端部２１ｃＢに達して、磁化自由層６から離れる方向に移動しても読み込み時の出力は変化しない。しかし、磁壁は磁化自由層６から離れてしまった後は、逆向きの負荷が印可されても、磁壁が磁化自由層６の端部４１ｃＢに達するまでは読み込み時の出力は変化しない。すなわち、外部からの負荷が与えられても記憶を失わないことを意味し、これを記憶の深層化段階と呼ぶことができる。すなわち、第３記憶部４１ｃ内に磁壁が配置する場合を記憶の深層化段階と呼ぶことができる。
　第２磁化供給層３と第１磁化供給層２の間に流れる電流を逆向きにすると、記憶の初期段階、主記憶段階および記憶の深層化段階と各記憶部との対応は逆となる。
　本実施形態の磁壁利用型スピンＭＯＳＦＥＴをシナプスの動作を模擬する素子として用いて本実施形態の磁気ニューロン素子とするためには、磁壁の移動を記憶の初期段階、主記憶段階および記憶の深層化段階を順に経るように書き込み電流を流すことができる電流源を備えることを要する。すなわち、少なくとも第１記憶部、第２記憶部および第３記憶部のすべての記憶部に少なくとも一回は留まるように順に磁壁を移動させ得る書き込み電流を流すように制御可能な制御回路を有する電流源を備えることを要する。
　書き込み電流の条件によって、第１記憶部、第２記憶部および第３記憶部のそれぞれを何回の移動で磁壁が通過し切るかを決めることができる。
（記憶の忘却段階）
　無記憶状態に磁壁駆動層１の磁壁を移動させることによって、記憶を忘却することができる。また、外部磁場、熱、及び物理的な歪みを与えることによっても、磁壁の駆動や消失を生じさせることができる。本実施形態の磁壁利用型スピンＭＯＳＦＥＴでは出力が一定の低抵抗と高抵抗の値を示すため、記憶と無記憶は定義によって決定される。また、磁壁駆動層１に電流を流す以外の方法で磁壁を移動や消失させる場合にはランダムとなるため、複数の磁壁利用型スピンＭＯＳＦＥＴ間での情報の相関が失われる。これらを記憶の忘却段階と呼ぶことができる。
（磁気ニューロン素子を用いた脳）
　本実施形態の磁気ニューロン素子はシナプスの動きを模擬し、記憶の初期段階、主記憶段階、そして、記憶の深層化段階を経ることができるメモリである。本実施形態の磁壁利用型アナログメモリを複数回路上に設置し、脳の模擬をすることが可能である。一般的なメモリのように縦横に均等にアレイさせた配置では集積度が高い脳を形成することが可能である。
　また、図１５に示したように特定の回路を持った複数の磁気ニューロン素子を一つの塊として、アレイさせた配置では、外部負荷からの認識度が異なる脳を形成することが可能である。例えば、色について感度の良い脳や言語の理解度が高い脳などの個性を生むことができる。つまり、外部のセンサから入手された情報を、視覚、味覚、触覚、嗅覚及び聴覚認識に最適化された五感領域で認識の処理を行い、さらに、論理的思考領域で判断することによって、次の行動を決定するというプロセスを形成させることが可能である。さらに、磁壁駆動層１の材料を変化させると、負荷に対する磁壁の駆動速度や磁壁の形成方法が変化するため、その変化を個性とした人工的な脳を形成することが可能となる。
　１　磁壁駆動層
　１ａ　第１領域
　１ｂ　第２領域
　１ｃ　第３領域
　２　第１磁化供給層
　３　第２磁化供給層
　５　チャネル層
　６　磁化自由層
　７　磁化固定層
　８　ゲート電極
　９　ゲート絶縁層
　１０　読み出し電極層
　１１　高抵抗層
　１２　磁気結合層
　４１ａ　第２記憶部
　４１ｂ　第１記憶部
　４１ｃ　第３記憶部
　１００　磁壁利用型スピンＭＯＳＦＥＴ
　１０００　磁壁利用型アナログメモリ

Claims (14)

  1. 　磁壁と、第１領域と、第２領域と、前記第１領域および前記第２領域の間に位置する第３領域と、を有する磁壁駆動層と、
    　チャネル層と、
    　前記チャネル層の第１面の第１端部に設けられ、前記磁壁駆動層の前記第３領域に接するように配置されている磁化自由層と、
    　前記第１端部の反対の第２端部に設けられた磁化固定層と、
    　前記チャネル層の前記第１端部及び前記第２端部の間に、ゲート絶縁層を介して設けられたゲート電極と、を備える、
    磁壁利用型スピンＭＯＳＦＥＴ。
  2. 　前記磁壁駆動層の前記第３領域の、前記磁化自由層が設けられた第３面の反対の第４面に、平面視して前記磁化自由層と重なる位置に設置された読み出し電極層を備えた請求項１に記載の磁壁利用型スピンＭＯＳＦＥＴ。
  3. 　前記磁化自由層及び前記磁化固定層のうちの少なくとも一方と、前記チャネル層との間にトンネルバリア層を備える、請求項１または２のいずれかに記載の磁壁利用型スピンＭＯＳＦＥＴ。
  4. 　前記磁壁駆動層と平面視して前記磁化自由層と重なる位置に設置された読み出し電極層との間に高抵抗層をさらに備える、請求項１～３のいずれか一項に記載の磁壁利用型スピンＭＯＳＦＥＴ。
  5. 　前記磁壁駆動層の長さが６０ｎｍ以上である、請求項１～４のいずれか一項に記載の磁壁利用型スピンＭＯＳＦＥＴ。
  6. 　前記第１領域に接し、第１の磁化の向きを有する第１磁化供給層と、
    　前記第２領域に接し、前記第１の磁化の向きと反対向きの第２の磁化の向きを有する第２磁化供給層と、
    をさらに備える、請求項１～５のいずれか一項に記載の磁壁利用型スピンＭＯＳＦＥＴ。
  7. 　前記磁壁駆動層、前記第１磁化供給層、前記第２磁化供給層、前記磁化自由層、および前記磁化固定層のそれぞれの磁化の向きが、それぞれの層に平行である、請求項６に記載の磁壁利用型スピンＭＯＳＦＥＴ。
  8. 　前記磁壁駆動層、前記第１磁化供給層、前記第２磁化供給層、前記磁化自由層、および前記磁化固定層のそれぞれの磁化の向きが、それぞれの層に垂直である、請求項６に記載の磁壁利用型スピンＭＯＳＦＥＴ。
  9. 　前記磁壁駆動層が磁壁トラップ部を有する、請求項１～８のいずれか一項に記載の磁壁利用型スピンＭＯＳＦＥＴ。
  10. 　前記第１磁化供給層又は前記第２磁化供給層のいずれか一方にバイポーラ素子が接続されている、請求項６～９のいずれか一項に記載の磁壁利用型スピンＭＯＳＦＥＴ。
  11. 　請求項１～１０のいずれか一項に記載の磁壁利用型スピンＭＯＳＦＥＴを複数備える、磁壁利用型アナログメモリ。
  12. 　読み出し時に前記読み出し電極層と前記磁化自由層との間の抵抗変化を読み出す機構を備える、請求項１１に記載の磁壁利用型アナログメモリ。
  13. 　請求項１～１０のいずれか一項に記載の磁壁利用型スピンＭＯＳＦＥＴがアレイ状に配置された磁壁利用型アナログメモリと、ＳＴＴ－ＭＲＡＭとを備え、
    　記憶機能と論理機能を有し、記憶機能として前記磁壁利用型アナログメモリ及び前記ＳＴＴ－ＭＲＡＭを備える、不揮発性ロジック回路。
  14. 　請求項１～１０のいずれか一項に記載の磁壁利用型スピンＭＯＳＦＥＴを備え、
    　前記磁壁駆動層の前記第３領域が長手方向に並び、かつ第１記憶部と該第１記憶部を挟んで配置される第２記憶部および第３記憶部とを有し、
    　前記第１記憶部、前記第２記憶部、および前記第３記憶部のすべての記憶部に少なくとも一回は留まるように順に磁壁を移動させ得る書き込み電流を流すように制御可能な制御回路を有する電流源を備える、
    磁気ニューロン素子。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6481805B1 (ja) * 2018-01-12 2019-03-13 Tdk株式会社 磁壁移動型磁気記録素子及び磁気記録アレイ
KR20200135149A (ko) * 2019-05-24 2020-12-02 한양대학교 에리카산학협력단 스핀 로직 소자 및 이의 동작 방법
WO2022153366A1 (ja) * 2021-01-12 2022-07-21 Tdk株式会社 磁気アレイ、磁気アレイの制御方法及び磁気アレイの制御プログラム

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019155957A1 (ja) * 2018-02-06 2019-08-15 国立大学法人東北大学 磁気抵抗効果素子、回路装置及び回路ユニット
US11977970B2 (en) 2019-01-29 2024-05-07 Board Of Regents, The University Of Texas System Spintronic computing architecture and method
US11514301B2 (en) * 2019-01-29 2022-11-29 Board Of Regents, The University Of Texas System Magnetic domain wall drift for an artificial leaky integrate-and-fire neuron
JP7147953B2 (ja) * 2019-02-25 2022-10-05 株式会社ニコン 半導体装置、ｐＨセンサ及びバイオセンサ並びに半導体装置の製造方法
US11605409B2 (en) 2020-10-27 2023-03-14 International Business Machines Corporation MTJ-based analog memory device
WO2022141306A1 (zh) * 2020-12-30 2022-07-07 华为技术有限公司 一种逻辑芯片及电子设备
US11664059B2 (en) 2021-06-02 2023-05-30 International Business Machines Corporation Low power MTJ-based analog memory device

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007273495A (ja) * 2006-03-30 2007-10-18 Fujitsu Ltd 磁気メモリ装置及びその駆動方法
US20100148288A1 (en) * 2008-11-19 2010-06-17 Johnson Mark B Vertical Cell Edge Junction Magnetoelectronic Device Family
WO2010087269A1 (ja) * 2009-01-27 2010-08-05 日本電気株式会社 不揮発ロジック回路
US20120068279A1 (en) * 2010-09-17 2012-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Domain wall assisted spin torque transfer magnetresistive random access memory structure
WO2013047213A1 (ja) * 2011-09-27 2013-04-04 日本電気株式会社 不揮発抵抗ネットワーク集合体、および、それを用いた障害耐性を高めた不揮発論理ゲート
WO2014188525A1 (ja) * 2013-05-22 2014-11-27 株式会社日立製作所 スピン波デバイス及びスピン波デバイスを用いた論理回路

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4455558B2 (ja) * 2006-09-08 2010-04-21 株式会社東芝 スピンｍｏｓｆｅｔ
US7869266B2 (en) * 2007-10-31 2011-01-11 Avalanche Technology, Inc. Low current switching magnetic tunnel junction design for magnetic memory using domain wall motion
US8120127B2 (en) * 2007-08-03 2012-02-21 Nec Corporation Magnetic random access memory and method of manufacturing the same
US8154913B2 (en) 2007-10-25 2012-04-10 Nec Corporation Magnetoresistance effect element and magnetic random access memory
JP5170107B2 (ja) 2007-12-07 2013-03-27 富士通株式会社 抵抗変化型メモリ装置、不揮発性メモリ装置、およびその製造方法
JP5303930B2 (ja) 2007-12-25 2013-10-02 Ｔｄｋ株式会社 半導体スピンデバイス及びスピンｆｅｔ
JP5441005B2 (ja) 2008-02-13 2014-03-12 日本電気株式会社 磁壁移動素子及び磁気ランダムアクセスメモリ
US8233319B2 (en) * 2008-07-18 2012-07-31 Seagate Technology Llc Unipolar spin-transfer switching memory unit
JP4845937B2 (ja) * 2008-07-24 2011-12-28 株式会社東芝 スピンｍｏｓｆｅｔおよびこのスピンｍｏｓｆｅｔを用いたリコンフィギュラブル論理回路
JP4762285B2 (ja) * 2008-09-24 2011-08-31 株式会社東芝 スピントランジスタ、集積回路、及び、磁気メモリ
JP4908540B2 (ja) * 2009-03-25 2012-04-04 株式会社東芝 スピンｍｏｓｆｅｔおよびリコンフィギャラブルロジック回路
JPWO2012002156A1 (ja) * 2010-06-29 2013-08-22 日本電気株式会社 磁気メモリ素子、磁気メモリ
JP6236791B2 (ja) * 2013-02-06 2017-11-29 Tdk株式会社 スピン注入電極構造及びそれを用いたスピン伝導素子
JP2015088669A (ja) 2013-10-31 2015-05-07 独立行政法人産業技術総合研究所 多値型磁気メモリ素子及び磁気メモリ装置
JP6086097B2 (ja) 2014-06-17 2017-03-01 国立大学法人東北大学 多段相変化材料および多値記録相変化メモリ素子

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007273495A (ja) * 2006-03-30 2007-10-18 Fujitsu Ltd 磁気メモリ装置及びその駆動方法
US20100148288A1 (en) * 2008-11-19 2010-06-17 Johnson Mark B Vertical Cell Edge Junction Magnetoelectronic Device Family
WO2010087269A1 (ja) * 2009-01-27 2010-08-05 日本電気株式会社 不揮発ロジック回路
US20120068279A1 (en) * 2010-09-17 2012-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Domain wall assisted spin torque transfer magnetresistive random access memory structure
WO2013047213A1 (ja) * 2011-09-27 2013-04-04 日本電気株式会社 不揮発抵抗ネットワーク集合体、および、それを用いた障害耐性を高めた不揮発論理ゲート
WO2014188525A1 (ja) * 2013-05-22 2014-11-27 株式会社日立製作所 スピン波デバイス及びスピン波デバイスを用いた論理回路

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
MRIGANK SHARAD ET AL.: "Spin-Based Neuron Model With Domain-Wall Magnets as Synapse", IEEE TRANSACTIONS ON NANOTECHNOLOGY, vol. 11, no. 4, July 2012 (2012-07-01), pages 843 - 853, XP011454852, DOI: doi:10.1109/TNANO.2012.2202125 *

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6481805B1 (ja) * 2018-01-12 2019-03-13 Tdk株式会社 磁壁移動型磁気記録素子及び磁気記録アレイ
WO2019138535A1 (ja) * 2018-01-12 2019-07-18 Tdk株式会社 磁壁移動型磁気記録素子及び磁気記録アレイ
KR20200135149A (ko) * 2019-05-24 2020-12-02 한양대학교 에리카산학협력단 스핀 로직 소자 및 이의 동작 방법
KR102216981B1 (ko) * 2019-05-24 2021-02-18 한양대학교 에리카산학협력단 스핀 로직 소자 및 이의 동작 방법
WO2022153366A1 (ja) * 2021-01-12 2022-07-21 Tdk株式会社 磁気アレイ、磁気アレイの制御方法及び磁気アレイの制御プログラム

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