JP5303930B2 - 半導体スピンデバイス及びスピンfet - Google Patents
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Description
また、スピンFETは、上述の半導体スピンデバイスと、前記第1及び第2電極間の前記半導体領域のポテンシャルを制御するゲート電極を備えている。
・NS>ND
1×1017/cm3≦NS(/cm3)≦1×1020/cm3
1≦DS(nm)≦100
1×1016/cm3≦ND(/cm3)≦1×1020/cm3
1≦DD(nm)≦100
1×1018/cm3≦NS(/cm3)≦5×1020/cm3
1×1017/cm3≦ND(/cm3)≦1×1020/cm3
1×1016/cm3≦NS(/cm3)≦1×1021/cm3
1≦DS(nm)≦1000
1×1015/cm3≦ND(/cm3)≦1×1021/cm3
1≦DD(nm)≦1000
・NS>ND
ソース電極2Sの材料としては、Co及びFeなどの遷移金属、CoFeなどの遷移金属合金、Co2MnSi、Co2MnGe、Co2FeAl及びCo2FeSiなどのホイスラー合金、Fe3Siなどの強磁性シリサイド、或いは、CrO2、Fe3O4、及び(LaSr)MnO3などのハーフメタルを用いることができる。本例のソース電極2Sの材料はCoFe、電極の平面寸法は10μm×0.5μmとする。
ドレイン電極2Dの材料としては、Co及びFeなどの遷移金属、CoFeなどの遷移金属合金、Co2MnSi、Co2MnGe、Co2FeAl及びCo2FeSiなどのホイスラー合金、Fe3Siなどの強磁性シリサイド、或いは、CrO2、Fe3O4、及び(LaSr)MnO3などのハーフメタルを用いることができる。本例のドレイン電極2Dの材料はCoFe,電極の平面寸法は10μm×0.5μmとする。すなわち、ドレイン電極2Dには、ソース電極2Sの材料及び寸法と同じものを用いることができる。
・λN:半導体基板1A内のスピン拡散長
・λF:ソース電極2S及びドレイン電極2D内のスピン拡散長
・d:半導体基板1Aにおけるチャネル長
・RN:半導体基板1Aのスピン抵抗
・ρN:半導体基板1Aのチャネル抵抗率
・ρF:ソース電極2S及びドレイン電極2D内のチャネル抵抗率
・S:ソース/ドレイン間のチャネル断面積
・αC:一般的にポテンシャル障壁を与える領域内の分極率
・αC1:ソース電極2Sと半導体基板1Aとの間のポテンシャル障壁を与える領域1S内のスピン分極率
・αC3:ドレイン電極2Dと半導体基板1Aとの間のポテンシャル障壁を与える領域1D内のスピン分極率
・σ(up):磁性体内のアップスピン電子の伝導率
・σ(down):磁性体内のダウンスピン電子の伝導率
・σC(up):アップスピン電子のトンネル伝導率
・σC(down):ダウンスピン電子のトンネル伝導率
・αF:一般的な磁性体のスピン分極率
・αF1:ソース電極2Sのスピン分極率
・αF3:ドレイン電極2Dのスピン分極率
・QC:RNで規格化された界面抵抗
・QC1:RNで規格化された半導体基板1Aとソース電極2Sとの間の界面抵抗
・QC3:RNで規格化された半導体基板1Aとドレイン電極2Dとの間の界面抵抗
・RF:磁性体のスピン抵抗
・RF1:ソース電極2Sのスピン抵抗
・RF3:ドレイン電極2Dのスピン抵抗
・QF:RNで規格化された磁性体のスピン抵抗
・QF1:RNで規格化されたソース電極2Sのスピン抵抗
・QF3:RNで規格化されたドレイン電極2Dのスピン抵抗
・MR:磁気抵抗比(MR比)
・RC:障壁を与える領域1S又は1Dを通過する場合の抵抗(トンネル抵抗)
・RC1:領域1Sを通過する場合の抵抗
・RC3:領域1Dを通過する場合の抵抗
Claims (4)
- 固定層からなる第1電極と、
フリー層からなる第2電極と、
前記第1及び第2電極が設けられた半導体領域と、
を備え、
前記第1電極と前記半導体領域との界面における不純物濃度NSと、前記第2電極と前記半導体領域との界面における不純物濃度ND が、以下の関係式:
NS>ND
を満たし、
Q C1 を前記半導体領域と前記第1電極との間の規格化された界面抵抗、
Q C3 を前記半導体領域と前記第2電極との間の規格化された界面抵抗、
Q C3 =β×Q C1、
としたとき、
0.01≦β≦100である半導体スピンデバイスを有するスピンFETにおいて、
前記第1電極をソース電極とし、
前記第2電極をドレイン電極とし、
前記ソース電極と前記ドレイン電極との間の前記半導体領域のポテンシャルを制御するゲート電極を備えることを特徴とするスピンFET。 - 固定層からなり半導体領域にキャリアを注入する第1電極と、
フリー層からなり前記半導体領域からキャリアが流れ込む第2電極と、
前記第1及び第2電極が設けられた前記半導体領域と、
を備え、
前記半導体領域の前記第1電極との界面には不純物が添加され、前記第1電極と前記半導体領域との間の界面抵抗は、前記不純物の添加前においては、前記第2電極と前記半導体領域との間の界面抵抗とは異なっており、
QC1を前記半導体領域と前記第1電極との間の規格化された界面抵抗、
QC3を前記半導体領域と前記第2電極との間の規格化された界面抵抗、
λNを前記半導体領域内のスピン拡散長、
dを前記半導体領域内における前記第1電極と前記第2電極との間のチャネル長、
αC1を前記第1電極と前記半導体領域との間のポテンシャル障壁を与える領域内のスピン分極率、
αC3を前記第2電極と前記半導体領域との間のポテンシャル障壁を与える領域内のスピン分極率、
Q C3 =β×Q C1、
としたとき、
0.01≦β≦100であり、且つ、以下の式:
で与えられるMR比を満たすQC1及びQC3が、QC1=QC3の場合のMR比の1%以上を満たす、ことを特徴とする半導体スピンデバイス。 - 上記MR比を満たすQC1及びQC3が、QC1=QC3の場合のMR比の10%以上を満たす、ことを特徴とする請求項2に記載の半導体スピンデバイス。
- 請求項2又は3に記載の半導体スピンデバイスと、前記第1及び第2電極間の前記半導体領域のポテンシャルを制御するゲート電極を備えたスピンFET。
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007332719A JP5303930B2 (ja) | 2007-12-25 | 2007-12-25 | 半導体スピンデバイス及びスピンfet |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2007332719A JP5303930B2 (ja) | 2007-12-25 | 2007-12-25 | 半導体スピンデバイス及びスピンfet |
Publications (2)
Publication Number | Publication Date |
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JP2009158592A JP2009158592A (ja) | 2009-07-16 |
JP5303930B2 true JP5303930B2 (ja) | 2013-10-02 |
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JP4693634B2 (ja) * | 2006-01-17 | 2011-06-01 | 株式会社東芝 | スピンfet |
-
2007
- 2007-12-25 JP JP2007332719A patent/JP5303930B2/ja not_active Expired - Fee Related
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