JP2009158592A

JP2009158592A - 半導体スピンデバイス及びスピンｆｅｔ

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Publication number: JP2009158592A
Application number: JP2007332719A
Authority: JP
Inventors: Toru Oikawa; 亨及川
Original assignee: TDK Corp
Current assignee: TDK Corp
Priority date: 2007-12-25
Filing date: 2007-12-25
Publication date: 2009-07-16
Anticipated expiration: 2027-12-25
Also published as: JP5303930B2

Abstract

【課題】ＭＲ比を高めることが可能な半導体スピンデバイス、及び、特に、ソースとドレインとの間のＭＲ比を向上させることが可能なスピンＦＥＴを提供する。
【解決手段】スピンＭＯＳＦＥＴにおけるソース側の界面抵抗とドレイン側の界面抵抗の値は本来異なっているが、この界面において不純物を添加することにより、これらを略一致させる。これにより、スピンＭＯＳＦＥＴにおける電気的な対称性が確保され、この場合の条件を解析すると、ＭＲ比が高くなることが見出された。
【選択図】図４

Description

本発明は、半導体スピンデバイス及びこれを利用したスピンＦＥＴに関する。

スピン技術と半導体技術とを用いる半導体スピンエレクトロニクスは、次世代電子デバイスの基幹技術として注目されている。半導体スピンデバイスでは、特定のスピンを有するキャリアを半導体内部に注入し、半導体内においてキャリアを伝導させている。

例えば、スピンＭＯＳＦＥＴ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）においては、ソース電極から半導体内部にスピンを注入し、このスピンをドレイン電極から取り出している。スピンＭＯＳＦＥＴは、例えば、菅原氏及び田中氏による特許文献１や非特許文献１に記載されている。

特許文献１や非特許文献１に記載のスピンＭＯＳＦＥＴの構造は、従来のショットキＭＯＳＦＥＴをベースとしており、ソース電極及びドレイン電極に磁性体を用いており、磁性体からＳｉチャネルに、スピン分極した電流が注入される。普通のＭＯＳＦＥＴはゲート電圧による電流の制御を行うが、スピンＭＯＳＦＥＴではゲート電圧に加え、外部磁場などの制御方法が新たに加わる。すなわち、ソース電極とドレイン電極の磁化の向きの相対角度によって、磁気抵抗効果による出力電流が変化する。通常は、ソース電極の磁化の向きを固定し、ドレイン電極をフリー層として磁化を平行／反平行と切り替える。

一定のスピン流をソース電極から半導体内に供給すると、その制御幅は電極のスピン分極率が高いほど大きくなる。ソース電極及びドレイン電極に、１００％の分極率を有するハーフメタルを用いた場合には、これらの磁化の向きが反平行時には、抵抗が無限大となって小さな電圧では電流が流れなくなる。また、ソース−ドレイン間電圧がハーフメタルのバンドギャップ以上となって初めて電流が流れる。このように、磁化の向きで電流がスイッチされるのがスピンＭＯＳＦＥＴの特徴である。

強磁性体からなるドレイン電極の磁化の向きを、デジタル値に対応づけておくと、ドレイン電極から取り出されるキャリア量が磁化の向きによって変わるため、この磁化の向きを外部から制御することで、これをＭＲＡＭ（ＭａｇｎｅｔｏｒｅｓｉｓｔｉｖｅＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）に利用することもできる。

ここで、半導体スピントロニクスにおける最重要課題の一つとして、半導体へのスピン注入効率の改善という問題がある。一般に、金属と半導体では電気抵抗率が４〜６桁異なる。電気抵抗率が異なる物質の接合界面では、スピン流が反射されることが知られている。すなわち、金属磁性体から半導体へのスピン偏極電流の通電について考えると、界面近傍における電気抵抗率の違いにより、多くのスピンは半導体内部に注入され難いという問題がある。

強磁性体内を流れているスピン分極電流は、抵抗の大きい物質との接合界面を透過した途端に分極率が減衰する。これが導電率不整合（ＣｏｎｄｕｃｔｉｖｉｔｙＭｉｓｍａｔｃｈ）といわれる問題である。Ｓｃｈｍｉｄｔ氏らによる非特許文献２は、電気化学ポテンシャル計算に基づく半導体へのスピン注入モデルを開示している。

このような導電率不整合を回避するため、強磁性体と半導体との界面にトンネル絶縁膜を挿入する手法が提案されている。例えば、非特許文献５は、このような手法を用いることで、高いスピン注入効率を達成した半導体スピンデバイスを開示している。スピン注入の評価においては、キャリアの注入時において電子とホールが結合して放射される発光の楕円率を測定する。発光の測定には、主に直接遷移型半導体材料であるＧａＡｓが用いられている。なぜならば、間接遷移型の単結晶Ｓｉは発光しないためである。

光学測定では、スピン偏極電流を半導体から実際に取り出すという操作は不要である。スピン偏極電流の注入に加えて、スピン流の検出（＝取り出し）も同時に考慮した場合、磁気抵抗効果には最適なトンネル抵抗が存在することが、Ｆｅｒｔ氏らによる非特許文献４において指摘されている。非特許文献４によれば、トンネル膜の界面抵抗が、半導体のスピン拡散長あたりの抵抗（スピン抵抗）に一致したときに大きなＭＲ比が得られる旨が示されている。非特許文献４によれば、この界面抵抗の大きさが当該一致した値から変位すると、詳細には、界面抵抗値が一致値と比較して２桁大きくなる又は２桁小さくなると、ＭＲ比は約１桁小さくなることが示されている。

非特許文献３は、オランダのＴｗｅｎｔｅ大学のＭｉｎ氏らのチームによって開示されたものであり、同文献では、半導体スピンデバイスの実現のキー技術は非特許文献４に開示された整合条件にあるという観点から、実際に整合するかどうかの検討を行っている。非特許文献３によれば、絶縁膜と磁性電極膜の間に仕事関数の小さなガドリニウム（Ｇｄ）膜を挿入しており、これによりショットキ障壁の高さを低減し、導電率整合を実現した旨が開示されている。

金属と半導体を接合させた場合、界面はショットキ接触を構成する。半導体の分野では安定なショットキ面が得られるシリサイドなどが実用化されている。残念ながらそれらシリサイドは非磁性体であり、スピンＭＯＳＦＥＴの実用化はそれらにとって変わる磁性体を見出すことにかかっている。ショットキ接合ができることはスピンＭＯＳＦＥＴの動作にとって歓迎されることで、それは導電率不整合（conductive mismatch)が解決されるからである。

スピンＭＯＳＦＥＴの基本的なアイデイアは、ショットキ障壁をトンネルバリアとして利用し、導電率不整合を解決するものであるが、前述の非特許文献３のように、絶縁膜（トンネル膜）を併用する場合もある。以上のように、従来のスピンＭＯＳＦＥＴにおいては、ショットキ障壁を流れるトンネル電流によって、ソース電極と半導体とを電気的に接続している。

国際公開ＷＯ２００４／０７９８２７号パンフレットＳａｔｏｓｈｉＳｕｇａｈａｒａｅｔａｌ．， "ＡＳｐｉｎｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒｆｉｅｌｄ−ｅｆｆｅｃｔｔｒａｎｓｉｓｔｏｒｕｓｉｎｇｈａｌｆ−ｍｅｔａｌｌｉｃ−ｆｅｒｒｏｍａｇｎｅｔｃｏｎｔａｃｔｓｆｏｒｔｈｅｓｏｕｒｃｅａｎｄｄｒａｉｎ"，Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔｅｒｓ，Ｍａｒｃｈ２９，２０００，Ｖｏｌ．８４，Ｎｏ．１３，ｐ．２３０７〜２３０９Ｇ．Ｓｃｈｍｉｄｔｅｔａｌ．， "ｆｕｎｄａｍｅｎｔａｌｏｂｓｔａｃｌｅｆｏｒｅｌｅｃｔｒｉｃａｌｓｐｉｎｉｎｊｅｃｔｉｏｎｆｒｏｍａｆｅｒｒｏｍａｇｎｅｔｉｃｍｅｔａｌｉｎｔｏａｄｉｆｆｕｓｉｖｅｓｅｍｉｃｏｎｄｕｃｔｏｒ，Ｐｈｙｓ．Ｒｅｖ．Ｂ，Ａｕｇｕｓｔ１５，２０００，Ｖｏｌ．６２．Ｎｏ．８，ｐ．Ｒ４７９０〜Ｒ４７９３Ｂ．Ｃ．Ｍｉｎｅｔａｌ．， "ＴｕｎａｂｌｅＳｐｉｎ−ｔｕｎｎｅｌｃｏｎｔａｃｔｓｔｏｓｉｌｉｃｏｎｕｓｉｎｇｌｏｗ−ｗｏｒｋ−ｆｕｎｃｔｉｏｎｆｅｒｒｏｍａｇｎｅｔｓ"，Ｎａｔｕｒｅｍａｔｅｒｉａｌｓ，Ｏｃｔｏｂｅｒ２００６，Ｖｏｌ．５，ｐ．８１７〜８２２Ａ．Ｆｅｒｔｅｔａｌ．， "Ｃｏｎｄｉｔｉｏｎｓｆｏｒｅｆｆｉｃｉｅｎｔｓｐｉｎｉｎｊｅｃｔｉｏｎｆｒｏｍａｆｅｒｒｏｍａｇｎｅｔｉｃｍｅｔａｌｉｎｔｏａｓｅｍｉｃｏｎｄｕｃｔｏｒ"，Ｐｈｙｓ．Ｒｅｖ．Ｂ，Ｏｃｔｏｂｅｒ１９，２００１，Ｖｏｌ．６４，ｐ．１８４４２０−１〜１８４４２０−９Ｘ．Ｊｉａｎｇｅｔａｌ． "Ｈｉｇｈｌｙｅｆｆｉｃｉｅｎｔｒｏｏｍ−ｔｅｍｐｅｒａｔｕｒｅｔｕｎｎｅｌｓｐｉｎｉｎｊｅｃｔｏｒｕｓｉｎｇＣｏＦｅ／ＭｇＯ（００１）"，ＩＢＭＪ．Ｒｅｓ．ａｎｄＤｅｖ．，Ｊａｎｕａｒｙ，２００６，Ｖｏｌ．５０，Ｎｏ．１，ｐ．１１１〜１２０

しかしながら、半導体スピンデバイスにおいて、特に、スピンＭＯＳＦＥＴにおいては、ＭＲ比を高めるためには如何にすればよいかは技術的には不明であった。

本発明は、このような課題に鑑みてなされたものであり、ＭＲ比を高めることが可能な半導体スピンデバイス、及び、特に、ソースとドレインとの間のＭＲ比を向上させることが可能なスピンＦＥＴを提供することを目的とする。

上述の課題を解決するため、本発明に係る半導体スピンデバイスは、固定層からなる第１電極と、フリー層からなる第２電極と、第１及び第２電極が設けられた半導体領域と、を備え、第１電極と半導体領域との界面における不純物濃度Ｎ_Ｓと、第２電極と半導体領域との界面における不純物濃度Ｎ_Ｄは、以下の関係式：Ｎ_Ｓ＞Ｎ_Ｄを満たすことを特徴とする。

半導体スピンデバイスにおける第１電極（ソース側）の界面抵抗と第２電極（ドレイン側）の界面抵抗の値は本来異なっているが、この界面において不純物を添加することにより、これらを略一致させることができる。これにより、半導体スピンデバイスにおける電気的な対称性が確保され、この場合の条件を解析すると、ＭＲ比が高くなることが見出された。

本発明に係る半導体スピンデバイスは、固定層からなる第１電極と、フリー層からなる第２電極と、第１及び第２電極が設けられた半導体領域と、を備え、半導体領域の第１電極との界面には不純物が添加され、Ｑ_Ｃ１を半導体領域と第１電極との間の規格化された界面抵抗、Ｑ_Ｃ３を半導体領域と第２電極との間の規格化された界面抵抗、λ_Ｎを半導体領域内のスピン拡散長、ｄを半導体領域内における第１電極と第２電極との間のチャネル長、α_Ｃ１を第１電極と半導体領域との間のポテンシャル障壁を与える領域内のスピン分極率、α_Ｃ３を第２電極と半導体領域との間のポテンシャル障壁を与える領域内のスピン分極率、としたとき、以下の式で与えられるＭＲ比を満たすＱ_Ｃ１及びＱ_Ｃ３が、Ｑ_Ｃ１＝Ｑ_Ｃ３の場合のＭＲ比の１％以上を満たすことを特徴とする。ここでの界面抵抗の規格化は半導体のスピン抵抗で行うものとする。

上述のように、半導体スピンデバイスにおける第１電極と半導体領域の界面抵抗と、第２電極と半導体領域の界面抵抗は本来異なっているが、少なくとも前者の界面に不純物を添加することにより、その界面抵抗を等しくすることができる。すなわち、Ｑ_Ｃ１＝Ｑ_Ｃ３の場合にスピンデバイスの電気的な対称性が確保され、ＭＲ比が高くなる。Ｑ_Ｃ１がＱ_Ｃ３に一致していない場合もＭＲ比の向上効果はあるため、Ｑ_Ｃ１＝Ｑ_Ｃ３の場合のＭＲ比の１％以上を満たすようにＱ_Ｃ１とＱ_Ｃ３の関係が設定されていれば実用上ＭＲ比の向上効果がある。

また、本発明に係る半導体スピンデバイスは、上記ＭＲ比を満たすＱ_Ｃ１及びＱ_Ｃ３が、Ｑ_Ｃ１＝Ｑ_Ｃ３の場合のＭＲ比の１０％以上を満たすことを特徴とする。

半導体スピンデバイスとしては、スピン伝導が行われるものであれば、ＴＭＲ素子などの磁気ヘッド素子やスピンＭＯＳＦＥＴ、スピン接合型ＦＥＴが考えられる。

本発明に係るスピンＦＥＴは、上述の半導体スピンデバイスを有するスピンＦＥＴにおいて、第１電極をソース電極とし、第２電極をドレイン電極とし、ソース電極とドレイン電極との間の半導体領域のポテンシャルを制御するゲート電極を備えることを特徴とする。

この場合のスピンＦＥＴは、ソースとドレインの間のＭＲ比を高めることができ、ＭＲＡＭなどに利用した場合には、データの読み出し精度を向上させることができる。

本発明に係る半導体スピンデバイス、特にスピンＦＥＴによれば、ＭＲ比を高めことができる。

以下、実施の形態に係る半導体スピンデバイスとしてのスピンＭＯＳＦＥＴについて説明する。なお、同一要素には、同一符号を用いることとし、重複する説明は省略する。

図１は、第１実施形態に係るスピンＭＯＳＦＥＴの平面図であり、図２は、図１に示したスピンＭＯＳＦＥＴのＩＩ−ＩＩ矢印線断面図である。

このスピンＭＯＳＦＥＴは、半導体基板（半導体領域）１Ａと、半導体基板１Ａ上に設けられたソース電極（第１電極）２Ｓと、ドレイン電極（第２電極）２Ｄと、半導体基板１Ａのソース電極２Ｓとドレイン電極２Ｄとの間の領域上に設けられた絶縁膜３と、絶縁膜３上に設けられたゲート電極４を備えている。半導体基板１Ａの表面は、ソース電極２Ｓ及びドレイン電極２Ｄが設けられる箇所がエッチングされており、ソース電極２Ｓ及びドレイン電極２Ｄの側面間に半導体基板１Ａ内に形成されるチャネルが位置する。

ソース電極２Ｓと半導体基板１Ａは接触しており、これらの接触界面から半導体基板１Ａ内に空乏層が広がっている。強磁性体の金属からなるソース電極２Ｓと半導体基板１Ａはショットキ接触しており、このショットキ障壁を形成する半導体基板１Ａ内の領域１Ｓは、ソース電極２Ｓと半導体基板１Ａの界面から基板内に広がっている。

同様に、ドレイン電極２Ｄと半導体基板１Ａも接触しており、これらの接触界面から半導体基板１Ａ内に空乏層が広がっている。強磁性体の金属からなるドレイン電極２Ｄと半導体基板１Ａはショットキ接触しており、このショットキ障壁を形成する半導体基板１Ａ内の領域１Ｄは、ドレイン電極２Ｄと半導体基板１Ａの界面から基板内に広がっている。

この接触界面の領域１Ｓ、１Ｄ内には、キャリアとなる不純物がそれぞれ添加されている。添加される不純物の深さは浅く、所謂デルタドープが行われている。不純物の添加方法としては、イオン注入法が好ましいが、拡散法を用いても構わない。不純物の添加は、絶縁膜３を半導体基板１Ａ上に形成した後、これをマスクとして基板表面から不純物をイオン注入するか、熱拡散を行えばよい。

ソース電極２Ｓは、磁化の向きＤＭＳが固定された固定層からなり、ドレイン電極２Ｄは、外部磁界又は閾値を超えるスピン注入によって磁化の向きＤＭＤが反転するフリー層である。ソース電極２Ｓとドレイン電極２Ｄとの間に偏極スピンが流れる条件が満たされている場合、ソース電極２Ｓの磁化の向きＤＭＳと、ドレイン電極２Ｄの磁化の向きＤＭＤが一致しているときには、ソース電極２Ｓとドレイン電極２Ｄとの間を流れる電流は大きく、ソース電極／ドレイン電極間の磁気抵抗は小さくなる。また、ソース電極２Ｓとドレイン電極２Ｄとの間に偏極スピンが流れる条件が満たされている場合、ソース電極２Ｓの磁化の向きＤＭＳと、ドレイン電極２Ｄの反転した磁化の向きＤＭＤ’が逆向きのときには、ソース電極２Ｓとドレイン電極２Ｄとの間を流れる電流は小さく、ソース電極／ドレイン電極間の磁気抵抗は大きくなる。

ここで、各電極と半導体との間の構造について考えてみる。まず、不純物のデルタドープが全く行われていない場合について考察する。

スピンＭＯＳＦＥＴのソース電極２Ｓの界面近傍と、ドレイン電極２Ｄの界面近傍は、それぞれショットキーダイオードを構成しており、電子をキャリアとするのであれば、ソース電極近傍のダイオードには逆方向電圧が印加され、ドレイン電極近傍のダイオードには順方向電圧が印加される。ソース／ドレイン間電圧Ｖｄｓが小さい場合、ドレイン電極側にもトンネル効果が生じる程度の厚みのショットキ障壁が残るが、ソース／ドレイン間電圧Ｖｄｓがショットキ障壁の高さよりも大きくなると、ドレイン側の障壁は非常に小さくなり、ドレイン電極界面近傍では、拡散によるキャリア伝導が支配的になる。

すなわち、不純物の添加がない場合、ソース電極界面近傍とドレイン電極界面近傍の電気的な構成は非対称である。詳説すれば、ソース電極２Ｓ側の界面抵抗は高く、ドレイン側の界面抵抗は低くなる。このように、スピンＭＯＳＦＥＴにおいては、本質的には、キャリア注入側とキャリア取出側の抵抗が異なっている。

ここで、少なくともキャリア注入側に不純物を添加すると、ソース電極近傍とドレイン電極近傍の電気的な構造の対称性を高めることができる。本願発明は、本来は異なっている電気的な対称性を不純物添加によって高めることにより、ＭＲ比を著しく向上させることができる旨を発見した。すなわち、半導体スピンデバイスにおけるキャリア注入効率を向上させると共に、キャリアの取り出し効率が向上し、ＭＲ比を高めることができる。これは、双方の界面における導電率整合（抵抗整合）条件が満たされたためであり、このとき大きな磁気抵抗を得ることができる。

図２に示した例では、半導体基板１Ａのソース電極２Ｓとの接触界面のみならず、ドレイン電極２Ｄとの接触界面にも不純物を添加した例を示しているが、ソース電極２Ｓとの接触界面のみに不純物を添加してもよい。

図３（ａ）は、各要素を模式化したＦＥＴの図であり、図３（ｂ）は、図３（ａ）に示した要素の各位置におけるエネルギーを示すエネルギーバンド図である。Ｅｃは伝導帯の下端、Ｅｖは価電子帯の上端を示す。

ソース電極２Ｓからショットキ障壁（ポテンシャル障壁）を構成する半導体領域１Ｓを介して注入されたキャリアは、注入時のスピン状態を維持したまま、内部電界に従って、半導体基板１Ａ内を走行し、ドレイン側のショットキ障壁（ポテンシャル障壁）を構成する半導体領域１Ｄを介してドレイン電極２Ｄ内に流れ込む。半導体基板１Ａ内のポテンシャルは、ゲート電極に印加される電位に依存しており、ソース／ドレイン間電圧Ｖｄｓを印加した状態で、ソース電極２Ｓとドレイン電極２Ｄの磁化の向きを一致させ、且つ、半導体領域１Ｓ及び１Ｄをスピンが透過できる厚みになる程度に高ポテンシャルのゲート電位をゲート電極４に印加すると、ソース電極２Ｓからドレイン電極２Ｄにキャリアが流れる。ソース電極２Ｓとドレイン電極２Ｄの磁化の向きが不一致である場合には、ソース電極２Ｓからドレイン電極２Ｄにキャリアが流れない。また、高ポテンシャルのゲート電位をゲート電極４に印加しない場合には、キャリアは流れない。

ドレイン電極２Ｄの磁化の向きを「０」、「１」に対応づけると、ドレイン電極２Ｄから出力されるキャリアの有無に応じて、デジタル値が記憶されていることになり、ＭＲＡＭとして機能する。ドレイン電極２Ｄの磁化の向きは外部から磁界を印加するか、半導体基板１Ａの適当な位置に設けられた図示しない特定の強磁性体電極をスピンバルブとして、ドレイン電極２Ｄ内に規定量よりも大きな量のスピンを注入すれば、ドレイン電極２Ｄの磁化の向きが注入されたスピンの向きに揃うように変化する。すなわち、外部磁界又は磁化反転制御用のスピン注入の方向を切り替えることで、ドレイン電極２Ｄの磁化の向きを切り替えることができる。

上述のように、ソース電極２Ｓからのスピン注入効率を高め、ドレイン電極２Ｄからスピンを効率的に取り出すことで、ＭＲ比を高めるためには、デルタドープなどによって不純物を半導体基板の各電極との界面近傍に添加し、導電率整合条件を満たすことが好ましいことに言及した。理論的には、完全な導電率整合が行われることが好ましいが、多少ずれていても一定の効果を得ることができる。

図４は、ソース電極２Ｓと半導体基板１Ａとの間の規格化された界面抵抗Ｑ_Ｃ１と、ドレイン電極２Ｄと半導体基板１Ａとの間の規格化された界面抵抗Ｑ_Ｃ３とによって得られるＭＲ比の分布を示すグラフである。導電率整合条件はＱ_Ｃ１＝Ｑ_Ｃ３であり、双方の値が１をとる場合にＭＲ比は最大となる。本実施形態のスピンＭＯＳＦＥＴは常にＭＲ比の最大値が得られる整合条件の近くで動作している。ソース／ドレイン間電圧は１Ｖであるとする。

前述のように、不純物無添加の場合には、ソース電極界面及びドレイン電極界面の電気的構成は非対称であるため、この対称性を向上させて、導電率整合を達成するため、不純物濃度Ｎ_Ｓ，Ｎ_Ｄは以下の関係を有することとする。
・Ｎ_Ｓ＞Ｎ_Ｄ

なお、Ｎ_Ｓ（／ｃｍ^３）は、ソース電極２Ｓの設けられた位置における半導体基板１Ａの表面の不純物濃度を示し、Ｄ_Ｓ（ｎｍ）は、この不純物の拡散深さを示し、Ｎ_Ｄ（／ｃｍ^３）はドレイン電極２Ｄの設けられた位置における半導体基板１Ａの表面の不純物濃度を示し、Ｄ_Ｄ（ｎｍ）はこの不純物の拡散深さを示す。

図４の領域ＲＧ１内のデータ群（丸印）は、上記ＭＲ比の最大値の１０％以上のＭＲ比が得られる界面抵抗Ｑ_Ｃ１，Ｑ_Ｃ３の組み合わせを示している。領域ＲＧ１内のデータは、添加された不純物濃度及び深さが以下条件の場合である。
１×１０^１７／ｃｍ^３≦Ｎ_Ｓ（／ｃｍ^３）≦１×１０^２０／ｃｍ^３
１≦Ｄ_Ｓ（ｎｍ）≦１００
１×１０^１６／ｃｍ^３≦Ｎ_Ｄ（／ｃｍ^３）≦１×１０^２０／ｃｍ^３
１≦Ｄ_Ｄ（ｎｍ）≦１００

なお、各不純物濃度は、ＭＲ比を高めるためには以下の関係を満たすことが更に好ましい。
１×１０^１８／ｃｍ^３≦Ｎ_Ｓ（／ｃｍ^３）≦５×１０^２０／ｃｍ^３
１×１０^１７／ｃｍ^３≦Ｎ_Ｄ（／ｃｍ^３）≦１×１０^２０／ｃｍ^３

図４の領域ＲＧ２内のデータ群（三角印）は、上記ＭＲ比の最大値の１％以上のＭＲ比が得られる界面抵抗Ｑ_Ｃ１，Ｑ_Ｃ３の組み合わせを示している。領域ＲＧ２内のデータは、添加された不純物濃度及び深さが以下条件の場合である。
１×１０^１６／ｃｍ^３≦Ｎ_Ｓ（／ｃｍ^３）≦１×１０^２１／ｃｍ^３
１≦Ｄ_Ｓ（ｎｍ）≦１０００
１×１０^１５／ｃｍ^３≦Ｎ_Ｄ（／ｃｍ^３）≦１×１０^２１／ｃｍ^３
１≦Ｄ_Ｄ（ｎｍ）≦１０００

なお領域ＲＧ３は、不純物を全く添加しない場合のデータであり、図中のバツ印は、上記ＭＲ比の最大値の１％未満のＭＲ比しか得られない場合の界面抵抗Ｑ_Ｃ１，Ｑ_Ｃ３の組み合わせを示している。

なお、Ｑ_Ｃ３＝Ｑ_Ｃ１の直線上と、ｌｏｇＱ_Ｃ３＝−ｌｏｇＱ_Ｃ１の直線上のＭＲ比率が周囲よりも相対的に高くなっている。

なお、ここではソース電極２Ｓ及びドレイン電極２ＤはＣｏＦｅからなり、チャネル長（ｄ）は３μｍ、半導体基板１Ａの抵抗率は１Ω・ｃｍとする。不純物添加は、δドープのイオン注入によって行い、活性化させる。イオン打ち込み量を１×１０^１６／ｃｍ^３から１×１０^２０／ｃｍ^３まで変えることで、界面抵抗Ｑ_Ｃ１，Ｑ_Ｃ３は１０ＭΩから１Ωまで任意に変えることができる。

また、Ｑ_Ｃ３＝β×Ｑ_Ｃ１とすると、βの大きさは界面抵抗の非対称性を示していることになる。ソース側及びドレイン側のイオン注入量をそれぞれ調整することで非対称性係数βを１０^−６から１０^６まで調整することができる。これは界面抵抗であるショットキ障壁の高さと空乏層の厚さを、イオン注入量で調整することができるからである。

以上のように、上述の実施形態では、ソース電極及びドレイン電極と半導体基板１Ａとを直接接触させていたが、これらの間にはそれぞれポテンシャル障壁層（トンネル障壁層）１Ｓ’、１Ｄ’を介在させることもできる。

図５は、第２実施形態に係るスピンＭＯＳＦＥＴの平面図であり、図６は図５に示したスピンＭＯＳＦＥＴのＶＩ−ＶＩ矢印線断面図である。

このスピンＭＯＳＦＥＴは、第１実施形態のＭＯＳＦＥＴと比較して、半導体基板１Ａとソース電極２Ｓとの間にポテンシャル障壁層１Ｓ’が介在し、半導体基板１Ａとドレイン電極２Ｄとの間にポテンシャル障壁層１Ｄ’が介在している点であり、他の構成は第１実施形態と同一である。

なお、不純物の添加領域は、（ａ）ポテンシャル障壁層１Ｓ’，１Ｄ’が半導体である場合にはその内部領域、（ｂ）ポテンシャル障壁層１Ｓ’，１Ｄ’と半導体基板１Ａとの界面から半導体基板１Ａの深部に向かう浅い領域、又は（ｃ）双方（ａ），（ｂ）の領域である。

半導体基板とポテンシャル障壁層１Ｓ’，１Ｄ’の界面からは、半導体基板界面との間のポテンシャル障壁を成す領域１Ｓ，１Ｄが半導体基板１Ａ内に広がっている。

図７（ａ）は、第２実施形態のＦＥＴの各要素を模式化したＦＥＴの図であり、図７（ｂ）は、図７（ａ）に示した要素の各位置におけるエネルギーを示すエネルギーバンド図である。

ソース電極２Ｓから注入された偏極スピンは、ポテンシャル障壁層１Ｓ’を含むポテンシャル障壁１Ｓをトンネルして、半導体基板１Ａ内に流入する。また、この偏極スピンは、ポテンシャル障壁層１Ｄ’を含むポテンシャル障壁１Ｄをトンネルして、ドレイン電極２Ｄから取り出される。

チャネル長（ｄ）は、ポテンシャル障壁層１Ｓ’，１Ｄ’が絶縁体からなる場合には、ソース電極２Ｓとドレイン電極２Ｄとの間の最短距離からポテンシャル障壁層１Ｓ’，１Ｄ’の厚みを除いた距離で規定する。また、チャネル長（ｄ）は、ポテンシャル障壁層１Ｓ’，１Ｄ’が半導体基板１Ａとは異なる材料の半導体からなる場合には、ソース電極２Ｓとドレイン電極２Ｄとの間の最短距離で規定する。

第１実施形態ではスピンの通過するポテンシャル障壁は、金属／半導体の接触に起因するショットキ障壁であったが、本例では、ポテンシャル障壁層１Ｓ’，１Ｄ’が含まれるポテンシャル障壁１Ｓ，１Ｄである。かかる点を除いて、第２実施形態のＦＥＴの動作は、第１実施形態と同一である。

図８は、ソース電極２Ｓと半導体基板１Ａとの間の規格化された界面抵抗Ｑ_Ｃ１と、ドレイン電極２Ｄと半導体基板１Ａとの間の規格化された界面抵抗Ｑ_Ｃ３とによって得られるＭＲ比の分布を示すグラフである。導電率整合条件はＱ_Ｃ１＝Ｑ_Ｃ３であり、双方の値が１をとる場合にＭＲ比は最大となる。

なお、不純物の添加領域には、上記のように（ａ）、（ｂ）、（ｃ）の場合がある。

本例では、（ｂ）ポテンシャル障壁層の直下に不純物を添加した場合とする。なお、（ａ）及び（ｃ）の場合には、Ｎ_Ｓ，Ｎ_Ｄはそれぞれの不純物添加領域内の濃度の平均値で与えられるものとする。また、ポテンシャル障壁層１Ｓ’，１Ｄ’としては、ＺｎＯを採用し、ソース電極２Ｓ及びドレイン電極２Ｄとしてホイスラー合金（Ｃｏ_２ＭｎＳｉ：厚さ２０ｎｍ）を採用した。

図８の領域ＲＧ１内のデータ群（丸印）は、上記ＭＲ比の最大値の１０％以上のＭＲ比が得られる界面抵抗Ｑ_Ｃ１，Ｑ_Ｃ３の組み合わせを示している。図８の領域ＲＧ１内のデータは、添加された不純物濃度及び深さは、図４における領域ＲＧ１内のデータを得るために必要な不純物濃度及び深さの範囲と同一である。

なお、ポテンシャル障壁層１Ｓ’，１Ｄ’の厚みは０．２ｎｍ〜２０ｎｍまで可変させることができるが、本例では、膜質が安定な０．６ｎｍ〜１０ｎｍである。なお、図８の実施例はＺｎＯの膜厚と不純物ドープ量を両方独立に変化させている。

図８の領域ＲＧ２内のデータ群（三角印）は、上記ＭＲ比の最大値の１％以上のＭＲ比が得られる界面抵抗Ｑ_Ｃ１，Ｑ_Ｃ３の組み合わせを示している。領域ＲＧ２内のデータは、添加された不純物濃度及び深さは、図４における領域ＲＧ２内のデータを得るために必要な不純物濃度及び深さの範囲と同一である。

図中のバツ印は、上記ＭＲ比の最大値の１％未満のＭＲ比しか得られない場合の界面抵抗Ｑ_Ｃ１，Ｑ_Ｃ３の組み合わせを示している。

なお、第２実施形態では、ポテンシャル障壁層を併用しているため、この層の厚みも変化させることで、界面抵抗の非対称性を調整するための自由度を向上させることができる。すなわち、ポテンシャル障壁層１Ｓ’，１Ｄ’の厚みをソース側とドレイン側で独立に調整することで、Ｑ_Ｃ１≧０．０００１，Ｑ_Ｃ３≧０．０００１の領域でほぼ制限なく非対称性係数βと界面抵抗を変化させることができる。詳説すれば、障壁層１Ｓ’，１Ｄ’を不純物濃度調整と共に併用した際には、界面抵抗Ｑ_Ｃ１，Ｑ_Ｃ３は障壁層１Ｓ’，１Ｄ’のトンネル抵抗と、障壁層１Ｓ’、１Ｄ’から半導体基板内に広がる障壁の抵抗の和になるので，界面抵抗の制御としては、第１実施形態よりも自由度が高くなる。

なお、最終的に得られるＭＲ比の領域ＲＧ１，ＲＧ２は、基本的には第１実施形態の領域ＲＧ１，ＲＧ２と同じである。なお、ＺｎＯの厚みは１０ｎｍ近くに設定することができる。

各要素の材料及び寸法としては、以下のものを採用することができる。

（半導体基板１Ａ）

半導体基板１Ａの材料としては、ＳｉやＧｅなどの半導体や、ＧａＡｓやＩｎＧａＡｓなどの化合物半導体を用いることができる。半導体基板１Ａにおける、ソース電極２Ｓとドレイン電極２Ｄとの間の最短距離、すなわち、チャネル長（ｄ）は、０．１μｍ以上１００μｍ以下とすることが好ましい。このチャネル長（ｄ）は、半導体基板１Ａ内におけるスピン拡散長より短く設定する。本例の半導体基板１Ａの材料はＳｉ、チャネル長（ｄ）は３μｍとし、基板の抵抗率は１Ω・ｃｍとする。半導体基板１Ａの導電型はＮ型とするが、Ｐ型とすることもできる。

（ソース電極２Ｓ）
ソース電極２Ｓの材料としては、Ｃｏ及びＦｅなどの遷移金属、ＣｏＦｅなどの遷移金属合金、Ｃｏ_２ＭｎＳｉ、Ｃｏ_２ＭｎＧｅ、Ｃｏ_２ＦｅＡｌ及びＣｏ_２ＦｅＳｉなどのホイスラー合金、Ｆｅ_３Ｓｉなどの強磁性シリサイド、或いは、ＣｒＯ_２、Ｆｅ_３Ｏ_４、及び（ＬａＳｒ）ＭｎＯ_３などのハーフメタルを用いることができる。本例のソース電極２Ｓの材料はＣｏＦｅ、電極の平面寸法は１０μｍ×０．５μｍとする。

（ドレイン電極２Ｄ）
ドレイン電極２Ｄの材料としては、Ｃｏ及びＦｅなどの遷移金属、ＣｏＦｅなどの遷移金属合金、Ｃｏ_２ＭｎＳｉ、Ｃｏ_２ＭｎＧｅ、Ｃｏ_２ＦｅＡｌ及びＣｏ_２ＦｅＳｉなどのホイスラー合金、Ｆｅ_３Ｓｉなどの強磁性シリサイド、或いは、ＣｒＯ_２、Ｆｅ_３Ｏ_４、及び（ＬａＳｒ）ＭｎＯ_３などのハーフメタルを用いることができる。本例のドレイン電極２Ｄの材料はＣｏＦｅ，電極の平面寸法は１０μｍ×０．５μｍとする。すなわち、ドレイン電極２Ｄには、ソース電極２Ｓの材料及び寸法と同じものを用いることができる。

（ゲート絶縁膜３）

ゲート絶縁膜３としてはＳｉＯ_２を用いることができる。ゲート絶縁膜３として、酸化物絶縁体の他、ＳｉＮなどを用いることも可能である。

（ゲート電極４）

ゲート電極４の材料は、導電体であれば特に限定されない。ゲート電極４の材料としては、例えば、Ａｕ、Ａｇ、Ｃｕ、Ａｌ、Ｎｉ及びシリサイドのいずれか又はこれらの元素を含む合金、ＡｕＧｅＮｉなどを用いることができる。

（添加不純物）

半導体基板１ＡをＳｉとする場合、Ｎ型の不純物としてＰ（リン）を用いることができる。その他の半導体の場合、これに対応する公知の不純物を利用することができる。半導体中の室温におけるキャリア濃度は、不純物濃度に等しいものとする。

（ポテンシャル障壁膜１Ｓ’，１Ｄ’）

ポテンシャル障壁膜１Ｓ’，１Ｄ’には、ＭｇＯ、ＳｉＮ、Ａｌ_２Ｏ_３、ＨｆＯ_２、ＺｎＯ等の絶縁膜を使用することができる。ＺｎＯは半導体でもあり、Ｎ型キャリア濃度が１×１０^１４／ｃｍ^３〜１×１０^２１／ｃｍ^３のものが使用可能であり、必ずしもトンネル伝導でなくてもかまわない。また，ＴｉＯ_２やＧａＮなどの半導体も使用することができる。

次に、上述のシミュレーショングラフを得るために用いた導電率整合条件について、詳説しておく。

まず、説明に用いられるパラメータの定義は以下の通りである。なお、領域内においてパラメータの変動がある場合にはその平均値を以ってパラメータの値とするものとする。
・λ_Ｎ：半導体基板１Ａ内のスピン拡散長
・λ_Ｆ：ソース電極２Ｓ及びドレイン電極２Ｄ内のスピン拡散長
・ｄ：半導体基板１Ａにおけるチャネル長
・Ｒ_Ｎ：半導体基板１Ａのスピン抵抗
・ρ_Ｎ：半導体基板１Ａのチャネル抵抗率
・ρ_Ｆ：ソース電極２Ｓ及びドレイン電極２Ｄ内のチャネル抵抗率
・Ｓ：ソース／ドレイン間のチャネル断面積
・α_Ｃ：一般的にポテンシャル障壁を与える領域内の分極率
・α_Ｃ１：ソース電極２Ｓと半導体基板１Ａとの間のポテンシャル障壁を与える領域１Ｓ内のスピン分極率
・α_Ｃ３：ドレイン電極２Ｄと半導体基板１Ａとの間のポテンシャル障壁を与える領域１Ｄ内のスピン分極率
・σ（ｕｐ）：磁性体内のアップスピン電子の伝導率
・σ（ｄｏｗｎ）：磁性体内のダウンスピン電子の伝導率
・σ_Ｃ（ｕｐ）：アップスピン電子のトンネル伝導率
・σ_Ｃ（ｄｏｗｎ）：ダウンスピン電子のトンネル伝導率
・α_Ｆ：一般的な磁性体のスピン分極率
・α_Ｆ１：ソース電極２Ｓのスピン分極率
・α_Ｆ３：ドレイン電極２Ｄのスピン分極率
・Ｑ_Ｃ：Ｒ_Ｎで規格化された界面抵抗
・Ｑ_Ｃ１：Ｒ_Ｎで規格化された半導体基板１Ａとソース電極２Ｓとの間の界面抵抗
・Ｑ_Ｃ３：Ｒ_Ｎで規格化された半導体基板１Ａとドレイン電極２Ｄとの間の界面抵抗
・Ｒ_Ｆ：磁性体のスピン抵抗
・Ｒ_Ｆ１：ソース電極２Ｓのスピン抵抗
・Ｒ_Ｆ３：ドレイン電極２Ｄのスピン抵抗
・Ｑ_Ｆ：Ｒ_Ｎで規格化された磁性体のスピン抵抗
・Ｑ_Ｆ１：Ｒ_Ｎで規格化されたソース電極２Ｓのスピン抵抗
・Ｑ_Ｆ３：Ｒ_Ｎで規格化されたドレイン電極２Ｄのスピン抵抗
・ＭＲ：磁気抵抗比（ＭＲ比）
・Ｒ_Ｃ：障壁を与える領域１Ｓ又は１Ｄを通過する場合の抵抗（トンネル抵抗）
・Ｒ_Ｃ１：領域１Ｓを通過する場合の抵抗
・Ｒ_Ｃ３：領域１Ｄを通過する場合の抵抗

なお、スピン抵抗とはスピン拡散長あたりの抵抗を１−α_Ｆ ^２で割ったものである。

また、後述の説明では、以下の数式を参照する。

式（２）〜（１２）で与えられるスピン拡散理論モデルを、２つの界面で抵抗が異なる場合に適用する。なお、式（４）における抵抗率ρ_Ｎは、デバイスを形成した後の半導体基板１Ａのソース／ドレイン間の微分抵抗で与えられる。これらから得られる式（１３）及び式（１４）で示されるΔＲは、ドレイン電極の磁化反転による抵抗変化の大きさを示している。この式では、スピン注入に関するパラメータと、スピン取り出し側のパラメータとが対称に現れている。スピン注入側の抵抗はスピン流をチャネルに導くため、高い方が大きなΔＲを得ることができる。スピンの取り出し側は磁化の向きが、反平行時にスピン流を遮断するため、高い抵抗の方が大きなΔＲを得ることができる。

このような抵抗変化は、磁化の向きの平行時と反平行時のスピン蓄積の差によることを考慮すれば、スピンの注入側はなるべくスピン流を流して蓄積をさせまいとし、取り出し側はスピン流を遮断して蓄積させようとしているという役割を担っており、これが結果的に大きな抵抗変化を生み出していると考えられる。

式（１）は、式（１３）及び（１４）で与えられている抵抗変化ΔＲを、式（１５）の分母で示される基準抵抗で割って、抵抗変化率（ＭＲ比）としたものである。トンネル磁気抵抗素子では、一般に、電極間の抵抗でＭＲ比を規格化しているが、ここではチャネル抵抗を無視して界面抵抗を基準として規格化している。これは式の対称性をよくし、本質が読み取りやすいというメリット故であるが、実際の素子のチャネル長はスピン拡散長の数分の一以下であるという自明の条件から、実際の素子では界面抵抗で規格化しても整合条件はほとんど変わらない。ＭＲ比の最大値が得られる場合、上述の導電率整合条件が満たされる。

すなわち、式（１）ＭＲ比を満たすＱ_Ｃ１及びＱ_Ｃ３が、Ｑ_Ｃ１＝Ｑ_Ｃ３の場合にＭＲ比が最大（＝１００％）となるが、本発明は図４及び図８に示したように、ＭＲ比が最大値の１％以上を満たし、好ましくは１０％以上を満たしている。スピンＭＯＳＦＥＴにおけるソース電極２Ｓと半導体基板１Ａの界面抵抗Ｑ_Ｃ１と、ドレイン電極２Ｄと半導体基板１Ａの界面抵抗Ｑ_Ｃ３は本来異なっているが、少なくとも前者の界面に不純物を添加することにより、これらの界面抵抗を等しくすることができる。すなわち、Ｑ_Ｃ１＝Ｑ_Ｃ３の場合にスピンデバイスの電気的な対称性が確保され、ＭＲ比が高くなる。Ｑ_Ｃ１がＱ_Ｃ３に一致していない場合もＭＲ比の向上効果はあるため、Ｑ_Ｃ１＝Ｑ_Ｃ３の場合のＭＲ比の１％以上、好ましく１０％以上を満たすようにＱ_Ｃ１とＱ_Ｃ３の関係が設定されていればＭＲ比の向上効果がある。

換言すれば、ソース側の界面抵抗（＝Ｒ_Ｎ／２）＝半導体基板内のスピン抵抗（＝２λ_Ｎρ_Ｎ／Ｓ）＝ドレイン側の界面抵抗（＝Ｒ_Ｎ／２）の場合に、導電率が整合する。なお、Ｑ_Ｃ３＝β×Ｑ_Ｃ１とすると、この直線の関数が双曲線Ｑ_Ｃ１×Ｑ_Ｃ３＝１の値を満たす場合にＭＲ比が極大値をとる。この双曲線上ではＱ_Ｃ１＝Ｑ_Ｃ３の場合にＭＲ比が極大となる。

図９は、非対称係数βが０．０１〜１００の場合に界面抵抗Ｑ_Ｃ１を変化させたときのＭＲ比のグラフである。図１０は、図９に示したグラフを対数表示したグラフである。なお、ここでは、ＭＲ^＊＝ＭＲ／（４×α_Ｃ１×α_Ｃ３）としている。ｄ／λ_Ｎ＝０．３である。すなわち、チャネル長はスピン拡散長の３０％としている。βが１０及び１００ように、非対称性が高い場合には、ＭＲ比の極大値は小さくなっている。Ｑ_Ｃ１＝β^−０．５の場合に、ＭＲ比は極大となる。この場合、Ｑ_Ｃ３＝β^０．５となり、β＝１のときにＭＲ比の最大値が得られる。

図１１は、ｄ／λ_Ｎが０．１〜１０の場合に、非対称係数βを変化させたときのＭＲ比のグラフである。

β＝１のときにＭＲ比の極大値が得られており、チャネル長ｄは短いほど大きなＭＲ比が得られることが分かる。ＭＲ比のグラフから見るに、非対称性係数βは実用的使用できる範囲は０．０１≦β≦１００に限定され、好ましくは０．１≦β≦１０の範囲であることが分かる。

図１２は、ソース／ドレイン間の抵抗Ｒ（Ω）とＭＲ比の具体的一例を示すグラフであり、これは、ρ_Ｎ＝１Ωｃｍ、Ｓ＝１０μｍ×０．５μｍ＝５μｍ^２、λ_Ｎ＝１０μｍ、Ｒ_Ｎ＝４０ｋΩ、ｄ＝３μｍ、α_Ｃ１＝α_Ｃ３＝０．４（材料：ＣｏＦｅ）のグラフである。ＭＲ比は界面抵抗Ｒ_Ｃで規格化している。図６の構造において、半導体基板１ＡはＮ型とし、ソース電極２Ｓの直下の半導体基板内に不純物としてＰ（リン）をδドープでイオン注入し、ドレイン電極２Ｄの直下の半導体基板内にもソース電極２Ｓの直下の領域よりも低濃度の不純物としてＰ（リン）をδドープでイオン注入し、活性化させた場合を示している。本例のソース側の不純物濃度Ｎ_Ｓは１×１０^２０／ｃｍ^３、ドレイン側の不純物農奴Ｎ_Ｄは１×１０^１８／ｃｍ^３である。

各電極２Ｓ，２Ｄと半導体基板１Ａとの間の界面抵抗は、ポテンシャル障壁層のトンネル抵抗が支配している。ポテンシャル障壁層１Ｓ’，１Ｄ’はＳｉＮからなり、厚さは０．１ｎｍ〜２ｎｍとすることができるが、本例では０．５ｎｍであるとする。この場合、βは略１となる。同図では、βの値を変えた場合も示している。

図１３は、図１２の条件の非対称性係数βとＭＲ比を示すグラフである。

これは、ρ_Ｎ＝１Ωｃｍ、Ｓ＝１０μｍ×０．５μｍ＝５μｍ^２、Ｒ_Ｎ＝４０ｋΩ、α_Ｃ１＝α_Ｃ３＝０．４（材料：ＣｏＦｅ）のグラフである。ＭＲ比は界面抵抗Ｒ_Ｃで規格化している。Ｒｃはソースとドレインの界面抵抗の和であり、絶縁膜とショットキーバリアのトンネル抵抗からなる。λ_Ｎ＝１０μｍ、ｄ＝３μｍの場合には、ｄ／λ_Ｎ＝０．３となるが、同図ではｄ／λ_Ｎの値を変えた場合も示している。その他の条件は図１２と同一である。

次に、第３実施形態のＦＥＴについて説明する。

図１４の（ａ）は、第３実施形態のＦＥＴの各要素を模式化したＦＥＴの図であり、図１４（ｂ）は（ａ）に示した要素の各位置におけるエネルギーを示すエネルギーバンド図である。

図１４は、図７に示したソース側の絶縁層を省略した構成を示しており、その他の構造は、図７に示したものと同一である。もちろん、本実施形態のＦＥＴにおいても、上述のＮ_Ｓ＞Ｎ_Ｄの関係は満たされている。

ソース電極２Ｓから注入された偏極スピンは、絶縁層を含まないポテンシャル障壁１Ｓをトンネルして、半導体基板１Ａ内に流入する。また、この偏極スピンは、ポテンシャル障壁層１Ｄ’を含むポテンシャル障壁１Ｄをトンネルして、ドレイン電極２Ｄから取り出される。かかる点を除いて、第３実施形態のＦＥＴの動作は、第２実施形態と同一である。

なお、上記では、ゲート絶縁膜を用いたスピンＭＯＳＦＥＴを示したが、ゲート絶縁膜を除いた接合型ＦＥＴ（ＪＦＥＴ）などにも適用することが可能である。すなわち、本発明の半導体スピンデバイスとしては、スピン伝導が行われるものであれば、ＴＭＲ素子などの磁気ヘッド素子やスピンＭＯＳＦＥＴ、スピン接合型ＦＥＴが考えられる。上述のスピンＦＥＴは、ソースとドレインの間のＭＲ比を高めることができるので、ＭＲＡＭなどに利用した場合には、データの読み出し精度を向上させることができる。また、ＦＥＴにおいてソース側のみに絶縁層を設けることも可能である。

第１実施形態に係るスピンＭＯＳＦＥＴの平面図である。図１に示したスピンＭＯＳＦＥＴのＩＩ−ＩＩ矢印線断面図である。（ａ）各要素を模式化したＦＥＴの図であり、（ｂ）は（ａ）に示した要素の各位置におけるエネルギーを示すエネルギーバンド図である。ソース電極２Ｓと半導体基板１Ａとの間の規格化された界面抵抗Ｑ_Ｃ１と、ドレイン電極２Ｄと半導体基板１Ａとの間の規格化された界面抵抗Ｑ_Ｃ３とによって得られるＭＲ比の分布を示すグラフである。第２実施形態に係るスピンＭＯＳＦＥＴの平面図である。図５に示したスピンＭＯＳＦＥＴのＶＩ−ＶＩ矢印線断面図である。（ａ）各要素を模式化したＦＥＴの図であり、（ｂ）は（ａ）に示した要素の各位置におけるエネルギーを示すエネルギーバンド図である。ソース電極２Ｓと半導体基板１Ａとの間の規格化された界面抵抗Ｑ_Ｃ１と、ドレイン電極２Ｄと半導体基板１Ａとの間の規格化された界面抵抗Ｑ_Ｃ３とによって得られるＭＲ比の分布を示すグラフである。非対称係数βが０．０１〜１００の場合に界面抵抗Ｑ_Ｃ１を変化させたときのＭＲ比のグラフである。図９に示したグラフを対数表示したグラフである。ｄ／λ_Ｎが０．１〜１０の場合に、非対称係数βを変化させたときのＭＲ比のグラフである。ソース／ドレイン間の抵抗Ｒ（Ω）とＭＲ比の具体的一例を示すグラフである。図１２の条件の非対称性係数βとＭＲ比を示すグラフである。（ａ）各要素を模式化したＦＥＴの図であり、（ｂ）は（ａ）に示した要素の各位置におけるエネルギーを示すエネルギーバンド図である。

符号の説明

１Ａ・・・半導体基板、２Ｓ・・・ソース電極、４・・・ドレイン電極、２Ｄ・・・ドレイン電極。

Claims

固定層からなる第１電極と、
フリー層からなる第２電極と、
前記第１及び第２電極が設けられた半導体領域と、
を備え、
前記第１電極と前記半導体領域との界面における不純物濃度Ｎ_Ｓと、前記第２電極と前記半導体領域との界面における不純物濃度Ｎ_Ｄは、以下の関係式：
Ｎ_Ｓ＞Ｎ_Ｄ
を満たすことを特徴とする半導体スピンデバイス。
請求項１に記載の半導体スピンデバイスを有するスピンＦＥＴにおいて、
前記第１電極をソース電極とし、
前記第２電極をドレイン電極とし、
前記ソース電極と前記ドレイン電極との間の前記半導体領域のポテンシャルを制御するゲート電極を備えることを特徴とするスピンＦＥＴ。
固定層からなる第１電極と、
フリー層からなる第２電極と、
前記第１及び第２電極が設けられた半導体領域と、
を備え、
前記半導体領域の前記第１電極との界面には不純物が添加され、
Ｑ_Ｃ１を前記半導体領域と前記第１電極との間の規格化された界面抵抗、
Ｑ_Ｃ３を前記半導体領域と前記第２電極との間の規格化された界面抵抗、
λ_Ｎを前記半導体領域内のスピン拡散長、
ｄを前記半導体領域内における前記第１電極と前記第２電極との間のチャネル長、
α_Ｃ１を前記第１電極と前記半導体領域との間のポテンシャル障壁を与える領域内のスピン分極率、
α_Ｃ３を前記第２電極と前記半導体領域との間のポテンシャル障壁を与える領域内のスピン分極率、としたとき、
以下の式：

で与えられるＭＲ比を満たすＱ_Ｃ１及びＱ_Ｃ３が、Ｑ_Ｃ１＝Ｑ_Ｃ３の場合のＭＲ比の１％以上を満たす、
ことを特徴とする半導体スピンデバイス。
上記ＭＲ比を満たすＱ_Ｃ１及びＱ_Ｃ３が、Ｑ_Ｃ１＝Ｑ_Ｃ３の場合のＭＲ比の１０％以上を満たす、
ことを特徴とする請求項３に記載の半導体スピンデバイス。