JP6941409B2 - バイポーラメモリの書き込み−検証の方法および装置 - Google Patents

バイポーラメモリの書き込み−検証の方法および装置 Download PDF

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Description

本特許明細書は、一般には、ランダムアクセスメモリ（ＲＡＭ）に関する。より詳細には、本特許明細書は、バイポーラメモリ素子を備えるＲＡＭの書き込み−検証動作に関する。本明細書で説明される方法およびデバイスは特に、スピントランスファートルク磁気メモリ（ＳＴＴ−ＭＲＡＭ）デバイスに有用である。
磁気抵抗ランダムアクセスメモリ（「ＭＲＡＭ」）は、磁気記憶素子を介してデータを記憶する不揮発性メモリ技術である。これらの素子は、磁場を維持することができる２つの強磁性板または電極であり、そして非磁性金属または絶縁体など、非磁性材料によって隔てられている。この構造は、磁気トンネル接合（「ＭＪＴ」）として知られている。一般に、強磁性板の一方は、その磁化がピン止めされていて（即ち、「基準層」）、この層が他方の層よりも高い保磁力を有し、その磁化の方向を変更するためにより大きい磁場またはスピン偏極電流を必要とすることを意味する。２つ目の板は、典型的には、自由層と呼ばれ、その磁化方向は、基準層と比較して小さい磁場またはスピン偏極電流によって変更される。
ＭＲＡＭデバイスは、自由層の磁化の方向を変更することによって情報を記憶する。特に、自由層が基準層に対して平行または逆平行アライメントのいずれであるかに基づいて、「１」か「０」のいずれかが各ＭＲＡＭセルに記憶される。スピン偏極電子トンネル効果により、セルの電気抵抗は、２つの層の磁場の方向に起因して変更する。セルの抵抗は、平行状態と逆平行状態で異なり、従ってセルの抵抗を使用して「１」と「０」を識別することができる。ＭＲＡＭデバイスの１つの重要な特徴は、それらが不揮発性メモリデバイスであることであり、従って電力がオフの時でも情報を保持する。２つの強磁性板は、横がサブミクロンサイズになり、磁化方向は、熱揺らぎに関してまだ安定することができる。
ＭＲＡＭデバイスは、広域のメモリ用途向け次世代構造と見なされている。スピントルクトランスファースイッチング(spin torque transfer switching)に基づくＭＲＡＭ製品はすでに、大規模なデータストレージデバイスに進出している。スピントランスファートルク磁気ランダムアクセスメモリ（「ＳＴＴ−ＭＲＡＭ」）またはスピントランスファースイッチングは、スピンアライメントした（「偏極した」）電子を使用して、磁気トンネル接合の自由層の磁化方向を変更する。一般に、電子は、その電子に固有の角運動量を量子化した数値である、スピンを保有する。電流は一般に、分極していない、即ち、５０％のスピンアップ電子と５０％のスピンダウン電子から成る。電流は、電子を磁気層の磁化方向に対応する、スピン方向に偏極する磁気層（即ち、偏極子）を通過するので、スピン偏極電流を作る。スピン偏極電流が、磁気トンネル接合デバイスの自由層の磁区(magnetic region)に移ると、電子は、それらのスピン角運動量の一部を磁化層に移動して、自由層の磁化トルクを作る。従って、このスピントランスファートルクは、自由層の磁化を切り替えることができ、実際には、自由層が基準層に対して平行状態または逆平行状態のいずれであるかに基づいて、「１」か「０」のいずれかが書き込まれる。
ＳＴＴ−ＭＲＡＭデバイスは、バイポーラメモリ素子に依存するデバイスのクラスに属する。バイポーラメモリ素子は、電流を使用してデータをメモリ素子に「書き込む」。電流が流れる方向に応じて、論理高（１）または論理低（０）のビットがメモリ素子に書き込まれる。そのようなバイポーラメモリデバイスは、とりわけＭＲＡＭ、抵抗ランダムアクセスメモリ（ＲＲＡＭ）、相変化メモリ（ＰＣＭ）を含み得る。例えば、ＲＲＡＭデバイスは、メモリ素子としてメモリスタを利用することができる。一方向に流れる電流を使用して論理（１）をメモリスタに書き込むことができる。逆方向に流れる電流を使用して論理（０）をメモリスタに書き込むことができる。
偏極子層およびＭＴＪを有する典型的なＭＲＡＭデバイスが図１に示されている。図１は、従来型のＳＴＴ−ＭＲＡＭデバイスの垂直磁気トンネル接合（「ＭＴＪ」）スタック１００を示している。図に示すように、スタック１００は、スタック１００の底部に設けられた、上方に堆積する層で望ましい結晶成長を開始する１または複数のシード層１１０を含む。さらに、ＭＴＪ１３０は、ＳＡＦ層１２０の最上部に堆積する。ＭＴＪ１３０は、磁気層である基準層１３２と、非磁気トンネルバリア層(non-magnetic tunneling barrier layer)（即ち、絶縁体）１３４と、これも磁気層である自由層１３６を含む。基準層１３２は、実際は、ＳＡＦ層１２０の一部であるが、非磁気トンネルバリア層１３４と自由層１３６が基準層１３２上で形成されると、ＭＴＪ１３０の強磁性板の片方を形成することに留意されたい。図１に示すように、磁気基準層１３２は、その平面に垂直な磁化方向を有する。図１にも見られるように、自由層１３６もその平面に垂直な磁化方向を有するが、その方向は、１８０度変化し得る。
ＳＡＦ層１２０内の１番目の磁気層１１４は、シード層１１０の上に配置される。ＳＡＦ層１２０はまた、１番目の磁気層１１４の上に配置される反強磁性結合層１１６も有する。さらに、非磁気スペーサ１４０は、ＭＴＪ１３０の最上部に配置されて、任意の偏極子１５０は、非磁気スペーサ１４０の最上部に配置される。偏極子１５０は、実施形態においてその平面に磁気方向を有する磁気層であるが、基準層１３２と自由層１３６の磁気方向に垂直である。偏極子１５０は、ＭＴＪ構造１００に印加される電子の流れを偏極する（「スピンアライメントした電子」）ために提供される。他の実施形態において、偏極子１５０はまた、存在すれば、基準層１３２と自由層１３６と同様に、その平面に垂直な磁気方向を有する。さらに、１または複数のキャッピング層１６０を偏極子１５０の最上部に設けて、それより下のＭＴＪスタック１００の層を保護することができる。最後に、ハードマスク１７０がキャッピング層１６０の上に堆積されて、反応性イオンエッチング（ＲＩＥ）プロセスを使用して、ＭＴＪ構造１００の下位層をパターン形成するために設けられる。
磁気メモリデバイスの抵抗は、自由磁気層の磁化ベクトルと基準層の磁化ベクトルの相対方向に敏感である。磁気メモリデバイスの抵抗は、自由磁気層と基準層の磁化ベクトルがそれぞれ、逆平行アライメントである時に最も高い。磁気デバイスの抵抗は、自由磁気層と基準層の磁化ベクトルがそれぞれ、平行アライメントである時に最も低い。従って、抵抗測定またはその等価物は、自由磁気層の磁化ベクトルの方向を決めることができる。
ＭＲＡＭメモリ書き込み動作において、検証動作を使用して、書き込み動作が上手く完了したかどうか、および正しいデータが書き込まれたかどうかをチェックすることができる。典型的には、検証動作は、読み取り動作と同様の方法で行われる。例えば、読み取りは、抵抗測定が行われるように、ビット線が高電位に駆動される一方、ソース線が低電位に駆動されるバイアス条件でＭＴＪを通って電流を発生するように実装されることもあり得る。検証動作はまた、とりわけＲＲＡＭおよびＰＣＭを含む、他のバイポーラメモリ素子にも実装され得る。
これらのデバイスにおいて、データは、書き込みと検証の両方の動作中、プログラムラッチに記憶される。ラッチ（書き込みバッファ）に記憶されたデータは、書き込み動作中にビット線の電圧条件を決定する。書き込み動作において、ビット線とソース線のバイアスは、記憶されるデータに依存する。例えば、書き込まれるデータが論理ゼロ（０）であれば、ビット線は、高に駆動される一方、ソース線は、低に駆動される。書き込まれるデータが論理ワン（１）であれば、ＭＴＪを通る電流の流れの極性を逆転するために、反対のバイアス条件が存在しなければならない。この場合、論理ワン（１）を書き込むために、ソース線が高に駆動される一方、ビット線が低に駆動されることになる。
読み取り動作か検証動作のいずれかの間、ビット線は常に、高電圧（しかし、書き込み動作中の電圧よりも低い電圧）である一方、ソース線は、ほぼゼロボルトに近い低電圧である。通常、書き込み検証動作は、読み取り動作と同様のやり方で実装することができる。しかしながら、上記に示した動作は、検証動作が書き込み論理ワン（１）動作の後に行われる時に起こる、いわゆる阻害条件(disturb condition)が生じる結果となる。この場合、メモリビットは、高電圧に駆動されたソースに書き込まれる一方、ビット線は、低電圧に駆動される。従って、検証動作中、データは、通常、読み取り動作中に行われるものと反対の、ビット線とソース線の極性で読み取られるであろう。書き込み、読み取り、および検証動作に使用される従来の電気回路が図２Ａおよび図２Ｂに示されている。
図２Ａは、例示的なバイポーラメモリデバイス２００の動作を示し、この場合、ＭＲＡＭデバイスは、書き込み（０）、検証、および読み取り動作中である。バイポーラメモリデバイス２００は、ソース線２０８とビット線２１０に結合されたメモリセル２０２を含む。メモリセル２０２は、ＭＴＪ２０４とセレクトトランジスタ２０６を備える。セレクトトランジスタはさらに、ワード線２１２に結合されている。ＭＴＪ２０４は、ビット線２１０に結合され、セレクトトランジスタ２０６は、ソース線２０８に結合されている。反対の構成も可能であることが当業者には理解されよう。つまり、ＭＴＪ２０４は、ソース線２０８に結合されることもあり得るし、セレクトトランジスタ２０６は、ビット線２１０に結合されることもあり得る。
書き込み（０）、検証、および読み取り動作中、ソース線の電圧ノード２１４は、低に駆動される一方、ビット線の電圧ノード２１６は、高に駆動される。反対のバイアス条件も書き込み（０）、検証、および読み取り動作に印加され、それらは単純に、書き込み（０）の命名規則に依存する。読み手も、検証および読み取り動作が同じバイアス条件で起こることを認識するであろう。電圧ノード２１４は、グランドに駆動され得るか、あるいは０Ｖ近くに閉じられ得る。電圧ノード２１６は、正電圧に駆動され得る。電圧ノード２１６は、例えば、検証動作では１．０Ｖ、読み取り動作では１．２Ｖ、および書き込み動作ではより高い電圧に駆動される。電圧は、セレクトトランジスタ２０６をアクティブにするワード線２１２に印加されて、電流ｉがビット線とソース線の間に流れるようにできる。
書き込み（０）動作中、メモリセル２０２を通る電圧差によって電流ｉが流れるようにさせる。電流ｉは、ＭＴＪ２０４の自由層の磁化がアライメントするようにさせる、つまりＭＴＪ２０４の基準層と平行になるようにさせる。検証および読み取り動作中、電流ｉは、自由層の状態を変えるのに不十分であり、ＭＴＪ２０４に記憶されたビットが確認され得る。
図２Ｂは、例示的なバイポーラメモリデバイス２５０の動作を示し、この例において、ＭＲＡＭデバイスは、書き込み（１）動作中である。バイポーラメモリデバイス２５０は、ソース線２５８とビット線２６０に結合されたメモリセル２５２を含む。メモリセル２５２は、ＭＴＪ２５４とセレクトトランジスタ２５６を備える。セレクトトランジスタはさらに、ワード線２６２に結合されている。ＭＴＪ２５４は、ビット線２６０に結合され、セレクトトランジスタ２５６は、ソース線２５８に結合されている。反対の構成も可能であることが当業者には理解されよう。つまり、ＭＴＪ２５４は、ソース線２５８に結合されることもあり得るし、セレクトトランジスタ２５６は、ビット線２６０に結合されることもあり得る。
図２Ｂのバイポーラメモリデバイス２５０は、ソース線とビット線の電圧の極性が反転することを除いては図２Ａのバイポーラメモリデバイス２００と同一である。従って、ソース線２５８の電圧ノード２６４は、高に駆動され、ビット線２６０電圧ノード２６６は、低に駆動される。電圧ノード２６４もまた、書き込み（１）動作の電圧が、書き込み（０）動作中のビット線の対応する電圧よりもわずかに高くなり得る。これは、セレクトトランジスタ２５６を通る電圧の降下がこの構成においてより高い理由による。さらに、ワード線２６２の電圧が選択されて、電流の流れが可能になる。このような反対のバイアス条件は、電流ｉが図２Ａのバイポーラメモリデバイス２００と反対の方向に流れるようにさせる。この結果、書き込み（１）動作が生じる。
しかしながら、図２Ｂに示すような書き込み（１）動作を行い、その後、図２Ａに示すような検証動作を行った結果、阻害条件が生じる。これは、反対のバイアス電圧が書き込み（１）および検証動作のソース線とビット線に印加される理由による。
従って、有利な書き込み−検証動作は、バイポーラメモリデバイスのデータビットを検証する時の阻害条件を減少するために必要である。
本開示の例示的な実施形態は、バイポーラメモリデバイスの有利な書き込み検証動作に向けられている。さらに、本開示は、有益な読み取り動作を開示する。バイポーラメモリデバイスの有利な書き込み検証動作を開示する。検証動作は、書き込み動作と同じバイアス条件の下で行われる。従って、検証動作は、検証動作が書き込み動作と反対のバイアスで行われる時に生じる阻害条件を減少する。
一実施形態において、方法は、データビットをメモリセルに書き込むことを備える。メモリセルは、バイポーラメモリ素子とセレクトトランジスタを備える。メモリセルは、ビット線とソース線の間に結合される。書き込み動作は、ソース線とビット線を通って供給する第１の電圧を、データビットをメモリセルに書き込む第１の電流に印加することによって行われる。第１の電圧差は、論理高がメモリセルに書き込まれるならば、第１の極性を備える。第１の電圧差は、論理低がメモリセルに書き込まれるならば、第２の極性になる。
方法は、メモリセルを通って第２の電圧を印加することによってメモリセルに書き込まれるデータビットを検証することをさらに備えることができる。第２の電圧差は、論理高が書き込まれたならば、第１の極性である。同様に、第２の電圧差は、論理低が書き込まれたならば、第２の極性である。
実施形態において、第１の電圧差は、ソース線に結合された第１のバイアス回路とビット線に結合された第２のバイアス回路を使用して印加され得る。実施形態において、第２の電圧差は同様に、ソース線に結合された第１のバイアス回路とビット線に結合された第２のバイアス回路に印加され得る。別の実施形態において、検証動作は、ソース線に結合されたセンスアンプ(sense amplifier)を使用して、バイポーラメモリ素子のデータビットに対応する論理レベルを検出することができる。別の実施形態において、検証動作は、ビット線に結合されたセンスアンプを使用して、バイポーラメモリ素子のデータビットに対応する論理レベルを検出することができる。別の実施形態において、第２の電圧差は、第２の電圧差を印加する時に印加される電圧をトリミングすることによって印加され得る。第２の電圧差は、読み取り動作中に印加される電圧差と反対の極性になる。
別の実施形態において、マルチプレクサに結合されたバイアス回路は、第１の電圧差を印加することができる。マルチプレクサは、ソース線とビット線に結合され得る。マルチプレクサは、プログラムラッチのデータに基づいてソース線またはビット線のいずれを高電圧に駆動するかを選択することができる。別の実施形態において、マルチプレクサに結合されたバイアス回路は、第２の電圧差を印加することができる。マルチプレクサは、ソース線とビット線に結合され得る。マルチプレクサは、プログラムラッチのデータに基づいてソース線またはビット線のいずれを高電圧に駆動するかを選択することができる。
別の実施形態において、有利な読み取り動作を開示する。読み取り動作は、第２の電圧差を印加することによってメモリセルに書き込まれるデータビットを読み取ることを備えることができる。読み取り動作は、ソース線とビット線に結合されたマルチプレクサのレジスタビットに基づいて、ソース線またはビット線のいずれを高に駆動するかを選択することによって行われ得る。実施形態において、高に駆動されるソース線が選択されて読み取り動作を行う。別の実施形態において、高に駆動されるビット線が選択されて読み取り動作を行う。
実施形態において、バイポーラメモリ素子は、磁気トンネル接合、垂直磁気トンネル接合、メモリスタ、またはカルコゲナイド・ガラスを備えることができる。
有利な書き込み検証動作は、ソース線とビット線の制御論理で行われ得る。別の実施形態において、有利な書き込み動作は、制御論理に結合されたマルチプレクサ（ｍｕｘ）で行われる。マルチプレクサは、プログラムラッチのデータに基づいて検証（０）または検証（１）動作のいずれを行うべきかを決定する。さらに、マルチプレクサは、レジスタビットに基づいて読み取り動作のバイアス条件を選択することができる。トリミング回路は任意的に、ガードバンド(guard banding)を提供して、反対の極性で行われる検証動作の基準電圧を通常の読み取り動作の電圧に変更する。
本開示は、書き込み動作と同じバイアス条件の下でバイポーラメモリデバイスの検証動作を行う。従って、書き込み（０）動作が高のビット線と低のソース線で行われるならば、検証（０）動作も高のビット線と低のソース線で行われる。同様に、書き込み（１）動作が低のビット線と高のソース線で行われるならば、検証（１）動作も低のビット線と高のソース線で行われる。これは、１つのバイアス条件の下で、例えば、高のビット線と低のソース線で行われた過去の検証動作と比べて異なる。そうだった場合、検証（１）動作が書き込み（１）動作と反対のバイアスで行われた結果、阻害条件が生じたことになる。
さらに、本開示は、いくつかの例示的なバイポーラメモリデバイスを利用する検証動作を行う。一実施形態において、ソース線とビット線に置く論理レベルの制御は、１または複数のバイアス回路をそれぞれ、ソース線とビット線の各自に結合することによって実装されることができる。代替実施形態において、ソース線とビット線に置かれる論理レベルの制御は、マルチプレクサに結合されたバイアス回路に実装されることができる。代替実施形態において、バイアス回路自体がセンスアンプに組み込まれ得る。
実施形態において、トリミング回路は、検証（１）動作が、例えば、読み取り動作と反対のバイアス条件で行われるという事実を補償する。なぜならトランジスタを通る電圧の降下が読み取り／検証バイアスに応じて異なる場合があるので、トリミング回路は、必要に応じて電圧を調整することができる。
検証動作が読み取り動作と同様に行われるため、実施形態において、マルチプレクサは、レジスタビットに基づいて読み取り動作の方向を選択することができる。読み取り動作が検証（０）方向で行われるとしても、レジスタビットは、ソース線が低に駆動されるべきである一方、ビット線が高に駆動されるべきであることを決定できる。読み取り動作が検証（１）方向で行われるとしても、レジスタビットは、ソース線が高に駆動されるべきである一方、ビット線が高に駆動されるべきであることを決定できる。
本明細書の一部として含まれる、添付図面は、現在好適な実施形態を例示し、上記の要約と下記の好適な実施形態の詳細な説明を合わせて本明細書で説明される原理を説明および教示する役割を果たす。
例示的な垂直磁気トンネル接合スタック（ＭＴＪ）１００を示す図である。 書き込み（０）、読み取り、および検証動作中の例示的なバイポーラメモリデバイス２００の動作を示す図である。 書き込み（１）動作中の例示的なバイポーラメモリデバイス２５０の動作を示す図である。 書き込み（０）、読み取り、および検証（０）動作中の例示的なバイポーラメモリデバイス３００の動作を示す図である。 書き込み（１）および検証（１）動作中の例示的なバイポーラメモリデバイス３５０の動作を示す図である。 制御論理を有する例示的なバイポーラメモリデバイス４００を示す図である。 制御論理とマルチプレクサを有する例示的なバイポーラメモリデバイス５００の代替実施形態を示す図である。
以下の説明は、当業者が有利な書き込み検証動作を有するバイポーラメモリデバイスを作成して使用することを可能にするために示されている。本明細書で開示される特徴および教示のそれぞれは、開示された機器および方法を実装するために別個にまたは他の特徴と併用して利用することができる。別個と併用の両方の、これらの付加的な特徴および教示の多くを利用する代表例は、添付図面を参照してさらに詳細に説明される。この詳細な説明は単に、本教示の好適な態様を実践するためのさらなる詳細を当業者に教示することを意図し、特許請求の範囲を限定することを意図しない。従って、以下の詳細な説明で開示される特徴の組み合わせは、広い意味では教示を実践する必要がないこともあり、それよりも単に、本教示の代表例を特に説明するために教示される。
以下の説明において、説明のみを目的として、具体的な名称は、本教示の完全な理解を与えるために記載されている。しかしながら、これらの具体的な詳細は、本教示の実践には必要ないことが当業者には明らかであろう。本開示の特徴および利点は、例示的なＳＴＴ−ＭＲＡＭデバイスを介して教示される。しかしながら、本開示の教示は、ＭＲＡＭ、ＲＲＡＭ、ＰＣＭを含む他のバイポーラメモリ素子、および他のバイポーラメモリ素子を使用するＲＡＭに適用されることが当業者には理解されよう。
図３Ａと図３Ｂは、本開示の有利な書き込み検証動作を利用するバイポーラメモリデバイス３００と３５０を示している。図３Ａ−３Ｂ、図４および図５は、面内ＭＴＪ（自由層と基準層の磁気方向が層の面内である）が示されていることに留意されたい。本明細書で説明される実施形態は、垂直ＭＴＪ（自由層と基準層の磁気方向が層の面外である）に等しく適用可能である。本開示は、検証動作が書き込み動作と同じバイアス条件で起こることを可能にする。従って、検証（０）は、書き込み（０）と同じバイアス条件を使用して起こる。検証（１）は同様に、書き込み（１）と同じバイアス条件で起こる。バイアス条件は、電圧の値ではなく、バイポーラメモリ素子を通る電圧の極性を参照する。本開示でさらに詳細に説明されるように、電圧条件の絶対値は、書き込み、検証および読み取り動作で異なる場合がある。
検証動作中にデータが分かるので、検証動作は、書き込み動作中と同じ動作極性で実装されることができる。そうすることによって、電流の流れが書き込み動作と検証動作の両方で同じ方向になるので、阻害問題を回避する。書き込み動作の場合のように、検証動作中、書き込みラッチ／バッファに記憶されるデータ（例えば、論理低（０）または論理高（１））は、バイアス条件（例えば、ソース線およびビット線の低電圧または高電圧）を決定する。書き込みラッチ／バッファは、メモリアレイに隣接して配置されることに留意されたい。要求される書き込み／ラッチバッファの総数を削減するためにメモリアレイと書き込み／ラッチバッファとの間を復号化する場合もあるし復号化しない場合もある。代替実施形態において、書き込みラッチ／バッファは、センスアンプブロック(Sense Amplifier Block)と組み合わされ得る。
図３Ａは、書き込み（０）、検証（０）、および読み取り動作中の例示的なバイポーラメモリデバイス３００の動作を示している。バイポーラメモリデバイス３００は、ソース線３０８とビット線３１０に結合されたメモリセル３０２を含む。メモリセル３０２は、ＭＴＪ３０４とセレクトトランジスタ３０６を備える。セレクトトランジスタは、ワード線３１２にさらに結合されている。ＭＴＪ３０４は、ビット線３１０に結合され、セレクトトランジスタ３０６は、ソース線３０８に結合されている。反対の構成も可能であることが当業者には理解されよう。つまり、ＭＴＪ３０４は、ソース線３０８に結合されることもあり得るし、セレクトトランジスタ３０６は、ビット線３１０に結合されることもあり得る。
書き込み（０）、検証（０）、および読み取り動作中、ソース線３０８の電圧ノード３１４は、低に駆動される一方、ビット線３１０の電圧ノード３１６は、高に駆動される。反対のバイアス条件も書き込み（０）、検証（０）、および読み取り動作に印加され、それらは単純に、書き込み（０）の命名規則に依存する。電圧ノード３１４は、グランドに駆動され得るか、あるいは０Ｖ近くに閉じられ得る。電圧ノード３１６は、正電圧に駆動され得る。電圧ノード３１６は、例えば、検証動作では１．０Ｖ、読み取り動作では１．２Ｖ、および書き込み動作ではより高い電圧に駆動される。検証動作は、典型的には、読み取り動作よりも厳密であることに留意されたい。これは、今後の読み取り動作が正しく起こることを保証するためである。従って、検証および読み取り動作もまた、同じ電圧、例えば、１．２Ｖで完了されることもあり得る。しかしながら、検証動作の電圧は、読み取り動作に印加される時間、例えば、２０ｎｓよりも短い時間、例えば、１８ｎｓの間印加されることもあり得る。あるいは、読み取りおよび検証は、同じ電圧とタイミングにおいて、２つの動作の異なる基準電圧を使用して行われることもあり得る。電圧は、セレクトトランジスタ３０６をアクティブにするワード線３１２に印加されて、電流ｉがビット線とソース線の間に流れるようにさせる。
例示的なバイポーラメモリデバイス３５０の動作と一致して、書き込み（０）動作中、電流ｉは、ＭＴＪ３０４の自由層の磁化がアライメントするようにさせる、つまりＭＴＪ３０４の基準層と平行になるようにさせる。他の実施形態において、電流ｉは、ＭＴＪ３０４の自由層が基準層と逆平行になるようにさせることもあり得るし、この結果、書き込み（１）または（０）動作が命名規則に応じて異なるであろうことが当業者には理解されよう。読み取り動作中、電流ｉは、自由層の状態を変えるのに不十分であり、ＭＴＪ３０４に記憶されたビットが確認され得る。典型的には、電圧ノード３１６に印加される検証電圧は、今後の読み取り動作が正確であることを保証するために、読み取り動作の電圧よりも低い。しかしながら、これは必ずしも当てはまるわけではなく、検証電圧は、読み取り電圧と同じ電圧値になることもあり得るが、上記に論じたように単純により短い時間で印加される。
要約すれば、論理低（０）が書き込まれると、高電圧もビット線に置かれ、低電圧は、ソース線に置かれる。この書き込み動作の検証動作中、高電圧もビット線に置かれる一方、低電圧は、ソース線に置かれる。
図３Ｂは、書き込み（１）および検証（１）動作中の例示的なバイポーラメモリデバイス３５０の動作を示している。バイポーラメモリデバイス３５０は、ソース線３５８とビット線３６０に結合されたメモリセル３５２を含む。メモリセル３５２は、ＭＴＪ３５４とセレクトトランジスタ３５６を備える。セレクトトランジスタはさらに、ワード線３６２に結合されている。ＭＴＪ３５４は、ビット線３６０に結合され、セレクトトランジスタ３０６は、ソース線３０８に結合されている。反対の構成も可能であることが当業者には理解されよう。つまり、ＭＴＪ３５４は、ソース線３５８に結合されることもあり得るし、セレクトトランジスタ３５６は、ビット線３６０に結合されることもあり得る。
図３Ｂのバイポーラメモリデバイス３５０は、ソース線とビット線の電圧の極性が反転することを除いては図３Ａのバイポーラメモリデバイス３００と同一である。従って、ソース線３５８の電圧ノード３６４は、高に駆動され、ビット線３６０の電圧ノード３６６は、低に駆動される。電圧ノード３６４ではまた、書き込み（１）動作の電圧が書き込み（０）動作中のビット線の対応する電圧よりもわずかに高くなり得る。これは、セレクトトランジスタ３５６によって生じる電圧降下の理由による。電圧降下はまた、ビット線とソース線が（図３Ａと図３Ｂに示すような平行ではなく）垂直であった場合に生じる寄生損失によって起こり得る。さらに、セレクトトランジスタ３６２を通る電圧が変えられて電流の流れを可能にする。このような反対のバイアス条件は、電流ｉが図３Ａのバイポーラメモリデバイス３００と反対の方向に流れるようにさせる。この結果、書き込み（１）動作が生じる。例示的なバイポーラメモリデバイス３５０の動作と一致して、書き込み（１）動作中、電流ｉは、ＭＴＪ３５４の自由層の磁化がＭＴＪ３０４の基準層と逆平行になるようにさせる。他の実施形態において、電流ｉは、ＭＴＪ３５４の自由層が基準層と平行になるようにさせることもあり得るし、この結果、書き込み（１）または（０）動作が命名規則に応じて異なるであろうことが当業者には理解されよう。検証（１）動作も同じバイアス条件で行われる。
論理低（０）が書き込まれる状況とは違って、論理高（１）が書き込まれると、低電圧は、ビット線に置かれて、高電圧は、ソース線に置かれた。この書き込み動作の検証動作中、過去のデバイスとは違って、低電圧は、ビット線にも置かれる一方、低電圧は、ソース線にも置かれる。これは、前のデバイスと全く反対であり、より高速な検証動作を提供し得る。さらに、書き込み（１）および検証（１）動作が同じ極性の下で行われる理由により、そのような検証動作は、ビット線とソース線が、書き込み動作から検証動作に移行する時に反対の極性に変更する必要がないので、結果的に阻害条件が生じない。ビット線は、書き込みと検証の両方に対して低電圧のままである。同様に、ソース線は、電圧レベル自体が書き込み動作中のソース線の電圧レベルよりも低くなければならないが、書き込みと検証の両方に対して高電圧のままである。
図４は、バイポーラメモリデバイス４００を示している。読み取り、書き込み、および検証動作中のバイポーラメモリデバイス４００の基本動作は、図３Ａと図３Ｂに関連してすでに論じた。読み取り、書き込み、および検証動作を行うために使用される制御論理の動作は、図４の文脈において論じられる。
バイポーラメモリデバイス４００は、ソース線４０８に結合された制御論理４１４をさらに含む。さらに、バイポーラメモリデバイス４００は、ビット線４１０に結合された制御論理４１６を含む。制御論理４１４と４１６は、センスアンプ、バイアス回路およびプログラムラッチを備えることができる。図４に示すように、ソース線４０８とビット線４１０に置かれた論理レベルの制御は、１または複数のバイアス回路をそれぞれ、ソース線とビット線の各自に結合することによって実装されることができる。
書き込み動作中、ビット線４１０とソース線４０８に結合されたバイアス回路は、図３Ａと図３Ｂで説明されるように、ビット線とソース線の電圧を駆動する。電圧を駆動するバイアス回路の構成は、当業者には周知である。さらに、ソース線とビット線に結合されたセンスアンプを使用して、読み取りおよび書き込み動作中にＭＴＪ４０４に書き込まれる論理レベルを確認できる。
書き込みおよび検証動作中、バイアス回路に結合されたプログラムラッチを使用して、ソース線とビット線に置かれる電圧を決定できる。つまり、プログラムラッチは、論理高（１）が以前の書き込みサイクル中にＭＴＪ４０４に書き込まれたはずであることを決定する。バイアス回路はその後、図３Ｂで説明したように、ソース線を高およびビット線を低に駆動して書き込み（１）および検証（１）動作を行う。
バイアス回路は任意的に、トリミング回路を含んでよい。トリミング回路は、さまざまな機能を行う。まず、検証（０）動作中、トリミング回路は、電圧が検証動作に印加される電圧または時間を削減することができる。それは、検証動作が読み取り動作よりも厳密に行わなければならない理由による。従って、トリミング回路は、検証動作中にガードバンド機能を行う。さらに、検証（１）動作は、読み取り動作と反対の極性で起こる。従って、トリミング回路は、検証（１）動作を行うために通常の読み取り動作中に印加されるように電圧を反転することができる。図３Ａで説明したような検証（１）動作の結果として、セレクトトランジスタを通る電圧の降下が生じるため、トリミング回路はまた、検証（０）動作中にビット線に印加される電圧と比べてソース線の電圧を増加することもできる。従って、トリミング回路は、検証動作を行うために必要に応じてソース線とビット線に印加される電圧をトリミングする。ソース線４０８のセンスアンプ４１４かビット線４１０のセンスアンプ４１６のいずれかをその後使用してＭＴＪ４０４に書き込まれる論理レベルを決定することができる。
バイポーラメモリデバイスの設計者も、現場でバイポーラメモリデバイスの適した動作を保証するテスト中、トリミング回路を共通に調整する。典型的には、トリミング回路は、ソース線とビット線が正しい電圧に駆動されることを保証するためにＰＶＴ（ｐｒｏｃｅｓｓ ｖａｒｉａｔｉｏｎ ａｎｄ ｔｅｍｐｅｒａｔｕｒｅ ｅｆｆｅｃｔｓ）で調整される。さらに、トリミング回路は、バイポーラメモリデバイスを通過する電流がセレクトトランジスタおよびバイポーラメモリ素子など、バイポーラメモリデバイスのコンポーネントを損傷しないように調整され得る。従って、トリミング回路を使用して、バイポーラメモリデバイスの製作後、バイポーラメモリデバイスの生産量を増加することができる。
図５は、例示的なバイポーラメモリデバイス５００の代替実施形態を示している。読み取り、書き込み、および検証動作中のバイポーラメモリデバイス５００の基本動作は、図３Ａと図３Ｂに関連してすでに論じた。読み取り、書き込み、および検証動作を行う制御論理とマルチプレクサの動作は、図５の文脈において論じられる。
バイポーラメモリデバイス５００は、ソース線５０８とビット線５１０に結合されたマルチプレクサ５１４をさらに含む。さらに、バイポーラメモリデバイス５００は、マルチプレクサ５１４に結合された制御論理５１６を含む。制御論理５１６は、センスアンプ、バイアス回路およびプログラムラッチを備えることができる。
ソース線とビット線に置かれる論理レベルの制御は、図５に示すように、多重化される単一のセンスアンプに実装されることができる。マルチプレクサ５１４への選択入力は、プログラムラッチに存在した書き込み動作中にＭＴＪ５０４に書き込まれる値である。従って、書き込みおよび検証動作中、マルチプレクサ５１４は、ビット線またはソース線のいずれが制御論理５１６のバイアス回路によって高に駆動されるべきかを選択する。従って、例えば、制御論理５１６のバイアス回路は、ビット線が書き込み（０）動作中に高に駆動され、およびソース線が書き込み（１）動作中に高に駆動されるようにさせる。
図４に示した実施形態の文脈において説明したように、デバイスは、書き込み論理レベル高（１）の動作の検証が結果として、読み取り動作中に使用される極性と反対の極性を有するビット線とソース線が生じるという事実を補償しなければならない。そのような動作は、検証論理レベル高（１）の動作中に電圧／電流基準をオフセットすることによって、例えば、トリミング回路を有するバイアス回路経由で実装されることができる。これによって、通常の読み取り動作中にビット線とソース線の論理レベルを補償できるようにする。論理レベル高（１）の書き込み検証動作は、トランジスタを通過する必要があるので、通常の読み取り動作のビット線は、高に駆動され、従って電圧は、トランジスタを通っても失われない。あるいは、この補償は、論理レベル低（０）と論理レベル高（１）の両方の書き込みの検証に電圧／電流基準窓をシフトするまたはセンタリングすることによって実装されることもできる。これは、書き込み検証動作中に論理レベル高と論理レベル低の両方のトリップポイントをシフトすることによって実装される。
マルチプレクサ５１４はまた、読み取り動作がソース線を高にまたはビット線を高に駆動するいずれによって行われるべきかを決めるために使用されることもできる。先述のように、読み取り動作は、検証動作と同様に実装される。従って、図３Ａの高のビット線と低のソース線で行われる時に説明したが、読み取り動作は、図３Ｂの検証（１）動作と同様、低のビット線と高のソース線でも行うこともあり得る。マルチプレクサ５１４は、レジスタビットに基づいてビット線またはソース線のいずれが高に駆動されるべきかを選択する。例えば、読み取り動作が高のソース線と低のビット線でより正確に行われると、レジスタビットは、バイアス回路が読み取り動作のソース線を高に駆動できるように設定されることもあり得る。レジスタビットを設定する時に、動力および信頼性など、他の要件も考慮に入れることができる。
上記の説明および図は、本明細書で説明される特徴および利点を達成する、固有の実施形態の例示と見なされているにすぎない。固有のプロセス条件の変更および置換を行うことができる。それにより、本特許明細書の実施形態は、上述の説明および図によって限定されるものと見なされない。

Claims (22)

  1. メモリデバイスにデータを書き込む方法であって、前記方法は、
    メモリセルの中にデータビットを書き込むことであって、前記メモリセルは、ビット線およびソース線を含み、
    前記メモリセルは、バイポーラメモリ素子およびセレクトトランジスタを備え、
    前記バイポーラメモリ素子は、前記ビット線に結合されるように動作可能であり、
    前記セレクトトランジスタは、前記ソース線に結合されるように動作可能であり、ことを含み、
    前記書き込むことは、
    前記データビットが第１の論理値である場合、前記ビット線および前記ソース線にわたって、第１の差動電圧バイアスを印加することと、
    前記データビットが第２の論理値である場合、前記ビット線および前記ソース線にわたって、第２の差動電圧バイアスを印加することであって、前記第２の差動電圧バイアスは、前記第１の差動電圧バイアスと反対の極性である、ことと、
    前記データビットの前記論理値に応じて、前記ビット線および前記ソース線にわたって、前記第１の差動電圧バイアスまたは前記第２の差動電圧バイアスのいずれかを印加することによって、前記メモリセルの前記データビットを検証することであって、前記第１の論理値の書き込み時には、前記第１の差動電圧バイアスが印加され、前記第２の論理値の書き込み時には、前記第２の差動電圧バイアスが印加され、前記第１の論理値の書き込み時での前記第１の差動電圧バイアスが、前記第２の論理値の書き込み時での前記第２の差動電圧バイアスよりも高い、該検証することと
    を含み、
    前記メモリセルに前記データビットを書き込むことは、電流を供給することによって実行され、
    前記第１の論理値又は前記第２の論理値の書き込みは、前記メモリセルに流れる電流の方向によって決定され、
    前記第１の論理値又は前記第２の論理値の書き込みに対する検証時の電流方向は、当該書き込み時の前記メモリセルに流れる電流の方向と同一であり、
    検証動作が、読み取り動作と反対のバイアス条件で行われることを補償するように、前記セレクトトランジスタを通る電圧降下が、前記検証動作および前記読み取り動作に応じて異なる場合、前記検証時の電圧を調整することを特徴とする方法。
  2. 前記バイポーラメモリ素子は、磁気トンネル接合を含むことを特徴とする請求項１に記載の方法。
  3. 前記バイポーラメモリ素子は、メモリスタを含むことを特徴とする請求項１に記載の方法。
  4. 前記書き込むことは、前記バイポーラメモリ素子の中に前記データビットを書き込むことをさらに含み、前記バイポーラメモリ素子は、カルコゲナイド・ガラスを含むことを特徴とする請求項１に記載の方法。
  5. 前記メモリセルは、第１のバイアス回路をさらに含み、前記第１の差動電圧バイアスを前記印加することは、前記ソース線に結合された第１のバイアス回路および前記ビット線に結合された第２のバイアス回路を用いて前記第１の差動電圧バイアスを印加することをさらに含むことを特徴とする請求項１に記載の方法。
  6. 前記バイポーラメモリ素子の中の前記データビットに対応する前記論理値を検出することをさらに含み、前記検出することは、前記ソース線に結合されたセンスアンプによって実行されることを特徴とする請求項１に記載の方法。
  7. 前記バイポーラメモリ素子の中の前記データビットに対応する前記論理値を検出することをさらに含み、前記検出することは、前記ビット線に結合されたセンスアンプによって実行されることを特徴とする請求項１に記載の方法。
  8. 前記検証することは、
    前記データビットが第１の論理値である場合、前記ビット線および前記ソース線にわたって前記第１の差動電圧バイアスを印加することと、
    前記データビットが第２の論理値である場合、前記ビット線および前記ソース線にわたって前記第２の差動電圧バイアスを印加することであって、前記第２の差動電圧バイアスは、前記第１の差動電圧バイアスと比較して反対の極性である、ことと、
    を含むことを特徴とする請求項１に記載の方法。
  9. 前記検証することは、プログラムラッチから前記データビットを読み出すことをさらに含むことを特徴とする請求項１に記載の方法。
  10. 前記第２の差動電圧バイアスを印加することは、マルチプレクサに結合されたバイアス回路を使用して、前記第２の差動電圧バイアスを印加することであって、前記マルチプレクサは、前記ソース線および前記ビット線に結合され、前記マルチプレクサはさらに、前記プログラムラッチ内のデータに基づいて、前記ソース線または前記ビット線のうちのどちらかを高い電圧で駆動するかを選択する、ことをさらに含むことを特徴とする請求項９に記載の方法。
  11. 前記検証することは、前記マルチプレクサに結合されたセンスアンプを使用して、前記バイポーラメモリ素子内の前記データビットの前記論理値を検出することをさらに含むことを特徴とする請求項１０に記載の方法。
  12. メモリデバイスにデータを書き込む装置であって、
    ビット線とソース線との間に結合されたメモリセルを備え、
    前記メモリセルは、バイポーラメモリ素子およびセレクトトランジスタを備え、
    前記バイポーラメモリ素子は、前記ビット線に結合されるように動作可能であり、
    前記セレクトトランジスタは、前記ソース線に結合されるように動作可能であり、
    前記メモリセルはさらに、前記ビット線および前記ソース線にわたる第１の差動電圧の印加に応答して、前記バイポーラメモリ素子の中に書き込み動作のデータビットを記憶して、電流を供給して、前記メモリセルの中に前記データビットを書き込むように動作可能であり、前記第１の差動電圧は、前記データビットが論理高の場合、第１の極性を備え、前記第１の差動電圧は、前記データビットが論理低の場合、第２の極性を備え、前記第１の差動電圧は、前記論理低の書き込み時よりも前記論理高の書き込み時の方が高くなっており、
    前記メモリセルはさらに、前記ビット線および前記ソース線にわたる第２の差動電圧の印加に応答して、前記データビットの検証中に読み出されるように動作可能であり、前記データビットが論理高の場合、前記第２の差動電圧は前記第１の極性であり、前記データビットが論理低の場合、前記第２の差動電圧は前記第２の極性であり、
    前記論理高又は前記論理低の書き込みは、前記メモリセルに流れる電流の方向によって決定され、
    前記論理高又は前記論理低の書き込みに対する検証時の電流方向は、当該書き込み時の前記メモリセルに流れる電流の方向と同一であり、
    検証動作が、読み取り動作と反対のバイアス条件で行われることを補償するように、前記セレクトトランジスタを通る電圧降下が、前記検証動作および前記読み取り動作に応じて異なる場合、前記検証時の電圧を調整することを特徴とする装置。
  13. 前記バイポーラメモリ素子は、メモリスタ、カルコゲナイド・ガラス、および磁気トンネル接合からなるグループから選択されることを特徴とする請求項１２に記載の装置。
  14. 第１のバイアス回路と、
    第２のバイアス回路と、をさらに備え、
    前記第１のバイアス回路は前記ソース線に結合され、前記第２のバイアス回路は前記ビット線に結合され、および前記第１の差動電圧を印加するように動作可能であることを特徴とする請求項１２に記載の装置。
  15. 第１のバイアス回路と、
    第２のバイアス回路と、をさらに備え、
    前記第１のバイアス回路は、前記ソース線に結合され、前記第２のバイアス回路は、前記ビット線に結合され、および前記第２の差動電圧を印加するように動作可能であることを特徴とする請求項１２に記載の装置。
  16. 前記検証中に前記バイポーラメモリ素子内の前記データビットに対応する論理レベルを検出するように動作可能なセンスアンプをさらに備えたことを特徴とする請求項１２に記載の装置。
  17. 前記検証中に前記第２の差動電圧を減少させるように動作可能なトリム回路をさらに備えたことを特徴とする請求項１２に記載の装置。
  18. 前記第２の差動電圧が印加される時間量を減少させるように動作可能なトリム回路をさらに備えたことを特徴とする請求項１２に記載の装置。
  19. 前記データビットが論理高の場合、前記第２の差動電圧は、読み出し動作中に印加される差動電圧と反対の極性であることを特徴とする請求項１８に記載の装置。
  20. プログラムラッチと、
    マルチプレクサと、
    バイアス回路と、をさらに備え、
    前記バイアス回路は前記マルチプレクサに結合され、前記マルチプレクサは前記ソース線および前記ビット線に結合され、前記第１の差動電圧は前記バイアス回路を用いて印加され、および、前記マルチプレクサは、前記プログラムラッチ内のデータの値に基づいて、前記第１の差動電圧の極性を決めるように動作可能であることを特徴とする請求項１２に記載の装置。
  21. プログラムラッチと、
    マルチプレクサと、
    バイアス回路と、をさらに備え、
    前記バイアス回路は前記マルチプレクサに結合され、前記マルチプレクサは前記ソース線および前記ビット線に結合され、前記第２の差動電圧は前記バイアス回路を用いて印加され、および、前記マルチプレクサは、前記プログラムラッチ内のデータの値に基づいて、前記第２の差動電圧の極性を決めるように動作可能であることを特徴とする請求項１２に記載の装置。
  22. センスアンプをさらに備え、前記センスアンプは前記マルチプレクサに結合され、および、前記センスアンプは、前記バイポーラメモリ素子内の前記データビットに対応する論理レベルを検出するように動作可能であることを特徴とする請求項２１に記載の装置。
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