JP2000201066A - プログラマブルロジックデバイス構造 - Google Patents

プログラマブルロジックデバイス構造

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JP2000201066A
JP2000201066A JP11327549A JP32754999A JP2000201066A JP 2000201066 A JP2000201066 A JP 2000201066A JP 11327549 A JP11327549 A JP 11327549A JP 32754999 A JP32754999 A JP 32754999A JP 2000201066 A JP2000201066 A JP 2000201066A
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イー ジェファースン デイビッド
Mcclintock Cameron
マクリントック キャメロン
James Schleicher
シュライカー ジェームズ
L Lee Andy
エル リー アンディー
Manuel Mejia
メヒーア マニュエル
Bruce B Pedersen
ビー ペダーセン ブルース
Christopher F Lane
エフ レーン クリストファー
Richard G Cliff
ジー クリフ リチャード
T Redi Surinibasu
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Abstract

(57)【要約】 【課題】 デバイス上において過大な量の相互接続コン
ダクタリソースを必要とすることを防止することができ
る大容量プログラマブルロジックデバイス機構を提供す
る。 【解決手段】 プログラマブルロジックデバイスは、交
差する行および列からなる二次元の配列内に配置された
複数の大領域をこのデバイス上に備える。各大領域は、
複数のプログラマブルロジック領域およびプログラマブ
ルメモリ領域を備える。各ロジック領域は、プログラマ
ブルロジックからなる複数の小領域を備える。各大領域
は結合された相互接続リソースを備え、これによって、
同じくこのデバイス上に配設された長大な大領域間相互
接続リソースを比較的局部的な相互接続のために使用す
ることなく、この大領域内のロジックおよびメモリ領域
間の交信を可能にする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、プログラム可能なロ
ジック集積回路デバイスに係り、特にこの種のデバイス
上の各種のリソース（例えばロジック、メモリ、および
相互接続コンダクタ等）の組織に関する。
【０００２】
【従来の技術】プログラマブルロジック集積回路デバイ
スを、プログラマブルロジックのブロック群と、ユーザ
がアクセス可能なメモリブロック群（例えばランダムア
クセスメモリ（“ＲＡＭ”）またはリードオンリメモリ
（“ＲＯＭ”）等）、ならびにロジックとメモリとの間
において相互に信号を選択的に伝送するための相互接続
コンダクタリソース（例えば、クリフ氏等による米国特
許第５５５０７８２号公報およびクリフ氏等による米国
特許第５６８９１９５号公報を参照、これらはともにこ
こにおいて全体的に参照に組み入れてある）。ロジック
ブロック群はユーザが必要とする様々な機能を実行する
ためにプログラムが可能である。メモリブロック群は、
ユーザがデータを蓄積してその後出力するかまたは所要
のロジック機能を実施するために使用することができ
る。相互接続コンダクタリソースは、デバイスの入力と
ロジックおよびメモリブロック群の入力との間、ロジッ
クおよびメモリブロック群の出力とデバイスの出力との
間、ならびにロジックおよびメモリブロック群の出入力
との間においてユーザが広範な接続を形成するために使
用することができる。しかしながら、個々のロジックモ
ジュール（そのうちいくつかは各ロジックブロック内に
ある）およびメモリブロックは、通常比較的小さなロジ
ックまたはメモリタスクのみを実行可能であり、相互接
続コンダクタリソースはこれらの個々のロジックおよび
メモリタスクを連結することを可能にし、従って必要に
応じて非常に複雑な機能を実行することができる。
【０００３】集積回路製造技術の改良によって、非常に
大量のロジック、メモリ、および相互接続コンダクタリ
ソースを含むプログラマブルロジックデバイスを製造す
ることが可能になった。プログラマブルロジックデバイ
ス上のロジックおよびメモリが増加するに従って、それ
に比例するよりも多い量の相互接続コンダクタリソース
を備えることが必要になる。これは、少なくとも理論的
に、デバイス上のいずれかの入力および出力を、その他
の必要な接続を停止または妨害することなく接続し得る
ことが必要であるからである。ロジックおよびメモリブ
ロックの数が増えるに従って、入力および出力の数が略
直線比例的に増加する。しかしながら、入力および出力
間における必要な接続の数は指数倍的に増加する傾向が
ある。これにより、相互接続コンダクタおよび関連回路
に使用されるデバイスのリソースの総量が過度なものと
なる。
【０００４】
【発明が解決しようとする課題】前述の観点により、本
発明の目的は、デバイス上において過大な量の相互接続
コンダクタリソースを必要とすることを防止することが
できる大容量プログラマブルロジックデバイス機構を提
供することである。
【０００５】本発明のより具体的な目的は、比較的短い
相互接続コンダクタを使用して予想される “局部”的
基盤に基づいた多量の相互接続の形成を容易にする大容
量プログラマブルロジックデバイス上のロジックおよび
メモリブロック群の配置を提供することであり、従って
より“高価な”長い相互接続リソースの量を削減するこ
とができ、この結果相互接続リソースに使用されるデバ
イスリソース部分全体を制限することができる。
【０００６】
【課題を解決するための手段】本発明のこれらおよびそ
の他の目的は、本発明の原理に従って、複数の大領域
（それぞれがプログラム可能なロジックおよびメモリを
備える）を有し、この大領域をデバイス上において交差
する２次元の配列内に配置することによって解決され
る。各大領域は、複数のプログラマブルロジック領域お
よびメモリ領域を有する。各ロジック領域は、複数のプ
ログラマブルロジック小領域を備える。各小領域は、こ
の小領域に付加される複数の入力信号上において比較的
基本的ないくつかのロジック機能を実行するためにプロ
グラム可能であり、これによって少なくとも一つの小領
域出力を生成する。各メモリ領域は複数のメモリ入力を
備え、これを介してメモリに信号を付加することができ
る（例えばメモリへの書き込みまたはメモリからの読み
取りに使用するため）。各メモリ領域は、複数の出力を
備え、これを介して信号がメモリから出力される。
【０００７】第１のレベルの相互接続コンダクタリソー
スは、各大領域内の隣接する小領域間の通信を行うため
に配設される。（いくつかのケースにおいて、メモリ領
域が第１のレベルの相互接続コンダクタリソースに近接
する場合、この第１のレベルの相互接続コンダクタリソ
ースはメモリ領域と交信も可能にする。）第２のレベル
の相互接続コンダクタリソースは、大領域内における長
い距離の通信を行うために配設される（例えば、この大
領域内における論理領域とメモリ領域との間におい
て）。第３のレベルの相互接続コンダクタリソースは、
デバイス上において大領域間の交信を行うために配設さ
れる。
【０００８】各大領域内にメモリ領域を包合すること
は、第３のレベルの相互接続コンダクタリソースの必要
性を削減するよう作用する。例えば、各メモリ領域は、
このメモリ領域を含む大領域の第１および第２のレベル
の相互接続コンダクタリソースのみを使用することによ
って、この大領域のロジック領域と共に動作することが
できる。このことは、本発明のプログラマブルロジック
デバイス組織（構造）が大容量プログラマブルロジック
デバイス上において必要とされる相互接続リソースの総
量を削減または少なくとも抑制する方式を示すものであ
る。
【０００９】本発明のその他の詳細、特徴および種々の
利点は、添付図面および以下に記す好適な実施例の詳細
な説明によって明らかにされよう。
【００１０】
【実施例】図１に示されるように、本発明に従って構成
された例示的なプログラマブルロジックデバイス１０
は、１１２個のプログラマブルロジックおよびメモリ大
領域２０からなり、これらは２８行および４列の２次元
配列内に配置されている。各行は４個の大領域を含み、
各列は２８個の大領域を含んでいる。上から１４番目の
行は“予備”行であり、これはこの予備行の上の１３行
のうちのいずれか１行が故障した場合のみにこれを補完
するために使用される。同様に下から１４番目の行も予
備行であり、これはこの予備行の下の１３行のうちのい
ずれか１行が故障した場合のみにこれを補完するために
使用される。従って、デバイス１０上には一定量の“余
裕”が設けられている。
【００１１】各大領域２０は、１６個のプログラマブル
ロジック領域３０と１個のメモリ領域４０からなる１行
を備え、これはデバイス１０のユーザがＲＡＭ、ＲＯＭ
等として使用することができる。
【００１２】各ロジック領域３０は、１０個のプログラ
マブルロジック小領域５０からなる１列を備える。図１
を煩雑化することを避けるため、最も左上のロジック領
域３０のみについてその小領域５０が個別に示されてい
る。
【００１３】図１には、さらに大領域２０の各行（予備
行を除いて）が各行の端部に近接して“水平”入力／出
力（“Ｉ／Ｏ”）端子６０を備えていることが示されて
いる。最も上および最も下の列はそれぞれの端部に近接
して４つのＩ／Ｏ端子６０を備え、一方予備行を除くそ
の他全ての行はそれぞれの端部に近接して５つのＩ／Ｏ
端子６０を備えている。同様に、ロジック領域３０の各
列の端部には、“垂直”Ｉ／Ｏ端子７０がそれぞれ配設
されている。一般的に各列の端部にはそれぞれ２個のＩ
／Ｏ端子７０が設けられており、例外としてロジック領
域３０の最も左および最も右の列にはそれぞれ１個のＩ
／Ｏ端子７０のみが設けられている。
【００１４】図１において、ライン８０およびライン９
０が回路を４つの同一四角形に分割している。ライン８
０および９０は特定の相互接続コンダクタ内の分割バッ
ファを示しており、これについては以下により詳細に説
明する。
【００１５】図２には、デバイス１０上のより高いレベ
ルの相互接続コンダクタリソースの概略が示されてい
る。図２には、大領域２０の各列に関連付けられた垂直
コンダクタ１００と大領域２０の各行に関連付けられた
水平コンダクタ１１０とが存在することが示されてい
る。例えば、ロジック領域３０（図１）の各列と関連付
けられた８０個の垂直コンダクタ１００とメモリ領域４
０（図１）の各列と関連付けられた２０８個の垂直コン
ダクタ１００とが存在し得る。大領域２０の各行と関連
付けられた１００個の水平コンダクタ１１０が存在し得
る。垂直コンダクタ１００は、関連付けられた大領域列
内において大領域２０間の交信を行うことを可能にす
る。水平コンダクタ１１０は、関連付けられた大領域行
内において大領域２０間の交信を行うことを可能にす
る。
【００１６】各垂直コンダクタ１００は、その中間点に
おいてプログラム可能な分割バッファ１２０ａおよび１
２０ｂによって分割されている。各分割バッファ１２０
は関連付けられたプログラム可能な機能制御要素（“Ｆ
ＣＥ”）１２２ａおよび１２２ｂによって制御される。
垂直コンダクタ１００に関連付けられたＦＣＥ１２２は
関連付けられたバッファ１２０の両方を非能動化するよ
うプログラムすることができ、この場合、コンダクタ１
００の半分をそれぞれ分離かつ独立して使用することが
できる。他方、コンダクタ１００に関連付けられたＦＣ
Ｅのいずれか一つは、関連付けられたバッファ１２０を
能動化するようにプログラムすることができ、この場合
コンダクタの一方の半分が他方の半分を駆動する。例え
ば、コンダクタ１００のバッファ１２０ａが付勢されて
いる場合、このコンダクタの上半分が下半分を駆動す
る。このようにして、コンダクタ１００の各半分を共に
使用することができる。
【００１７】同様に、各水平コンダクタ１１０は、その
中間点において分割バッファ１３０ａおよび１３０ｂに
よって分割することができ、それぞれＦＣＥ１３２ａお
よび１３２ｂによって制御される。要素１２０および１
２２と同様に動作することにより、要素１３０および１
３２はコンダクタ１１０の各半分を分離して使用する
か、または一方の半分が他方の半分を駆動することがで
きる。
【００１８】図２には、さらに、大領域２０が、関連付
けられた大領域内においてロジックおよびメモリ領域３
０および４０（図１）間で双方向に信号を伝送するため
の複数の“広域水平”コンダクタ１４０を備えることが
示されている。（コンダクタ１４０は関連付けられた大
領域２０内の全ての領域３０および４０にわたって延在
するため時々“広域”と呼ばれるが、大きな観点から見
るとこれらは実際には前述した複数の大領域２０にまた
がるコンダクタ１００および１１０ほど広域なものでは
ない。）図示されている具体的な実施例においては、各
大領域２０に個別または排他的に関連付けられた２７９
個のコンダクタ１４０を備えている。
【００１９】図３には、典型的な大領域２０内における
相互接続が示されている。一般的に異なった２種類から
なる局部的コンダクタ１６０ａおよび１６０ｂは、各ロ
ジックおよびメモリ領域３０または４０（図１）の両側
に沿って延在している。局部コンダクタ１６０ａは領域
供給コンダクタであり、これは関連付けられたコンダク
タ１４０および１５０から極近接するロジックまたはメ
モリ領域３０／４０（図１）に信号を伝送する。コンダ
クタ１５０は、クロックおよび“高速”コンダクタのネ
ットワークの一部であり、これはデバイス１０全体にわ
たって延在しており、これによってデバイス上の多くの
位置で必要とされるクロック、消去、および／またはそ
の他の信号等の共有のまたは少なくとも他用途な信号を
提供する。プログラマブルロジックコネクタ（“ＰＬ
Ｃ”）１７０は、コンダクタ１４０／１５０をコンダク
タ１６０ａにプログラム可能かつ選択的に接続するため
に設けられる。局部コンダクタ１６０ｂは、局部フィー
ドバックコンダクタであり、各小領域５０（図１）の出
力信号を近接する小領域５０に提供することを可能にす
る。コンダクタ１８０は、コンダクタ１６０からの信号
を近接するロジックまたはメモリ領域３０／４０に選択
的に付加するために設けられている。図３には示されて
いないが（図が煩雑化することを防止するため）、ＰＬ
Ｃは交差するコンダクタ１６０および１８０をプログラ
ム可能かつ選択的に接続するためのＰＬＣが設けられ
る。従って、コンダクタ１６０と１８０の交差部分はこ
れらのＰＬＣを示している。これらの交差部分の体表的
ないくつかは参照符号１６２によって示されている。
【００２０】ロジックおよびメモリ領域３０／４０（図
１）の出力は、種々の形式のドライバに付加され、それ
らのいくつかは図３に示されている。図３に示されてい
ない（他の図には示されている）ものとして、ロジック
およびメモリ領域出力を近接するフィードバックコンダ
クタ１６０ｂに選択的に付加するためのドライバがあ
る。各領域３０／４０（図１）に関連付けられているそ
の他のドライバ１９０は、近接するコンダクタ１００お
よび１１０からの信号と並んで領域出力を近接するコン
ダクタ１４０に選択的に付加する。各領域３０／４０
（図１）に関連付けられたさらに別のドライバ２００
は、近接するコンダクタ１００および１１０からの信号
と並んで領域出力を別の近接するコンダクタ１００およ
び１１０に選択的に付加する。
【００２１】図３には、さらにメモリ領域４０（図１）
の各列も関連付けられたコンダクタ１００は２つのグル
ープに分類することができ：それらは一般的コンダクタ
１００とトライステートコンダクタ１００′である。列
内の各メモリ領域４０は、このメモリ領域の出力をこの
列に関連付けられたトライステートコンダクタ１００′
のうちの任意の一つにプログラム可能かつ選択的に付加
するためのトライステートドライバ２１０を備えてい
る。ドライバ２１０およびコンダクタ１００′は、一つ
のメモリ領域のみによって提供されるものよりも奥深い
メモリを提供するために列内の複数のメモリ領域が共に
使用される際に使用される。これらの複数メモリ領域を
共に使用する方式についての追加的な情報は、１９９８
年２月１３日に提出されたペダーソン氏等の米国特許出
願第０９／０２３２５１号を参照すれば得られる。前記
のペダーソン文献はここにおいて参照として全体的に組
み入れてある。
【００２２】図４は、図３のコンダクタ１５０によって
部分的に示された高速コンダクタのネットワークをさら
に図示したものである。（図４には、図３のコンダクタ
１５０に含まれているクロックコンダクタは示されてい
ない。）８個の高速中継コンダクタ２２０ａ／ｂがデバ
イス１０を横断して垂直に延在している。これらの中継
コンダクタ２２０ａのうちの４つは専用の高速入力端子
２３０から延在している。他の４つの中継コンダクタ２
２０ｂは、大領域２０内のトライステートドライバ２４
０からこれらのコンダクタの左および右側に駆動するこ
とができる。ＰＬＣ２４６は大領域２０内の各行に対し
て設けられ、この行と関連付けられた高速コンダクタ１
５０のそれぞれに端子２３０から駆動されるコンダクタ
２２０ａの一つからの信号またはトライステートドライ
バ２４０から駆動されるコンダクタ２２０ｂの一つから
の信号のいずれかを付加する。各コンダクタ２２０ａ／
ｂはその中間点にバッファ２５０を備えている。トライ
ステートドライバ２４０によって駆動可能な各コンダク
タ２２０ｂの場合、各方向についてバッファ２５０ａお
よび２５０ｂが設けられており、さらにこれらのドライ
バのうちの一つをプログラム可能かつ選択的に能動化す
るとともに他のドライバを非能動化するためのＦＣＥ２
５２を備えている。
【００２３】図５には、クロックおよび高速コンダクタ
ネットワークの追加的な詳細が示されている。特に、図
５には、トライステートドライバ２４０のそれぞれがデ
バイス１０の中心（従ってコンダクタ２２０ｂ）に最も
近いとともにこのドライバにも近接するコンダクタ１６
０ａおよび１６０ｂのいずれかからの入力信号を受信す
ることが示されている。ＰＬＣ２４１およびコンダクタ
２４１′は、各ドライバ２４０に入力信号を供給する。
各ドライバ２４０は、関連付けられたＦＣＥ２４２によ
って制御される。各ドライバ２４０の出力は、ＰＬＣ２
４４によって一つまたは複数の関連付けられたコンダク
タ２２０ｂに付加される。
【００２４】図５には、さらに２つのクロックコンダク
タ１５０と４つの高速コンダクタ１５０と近接するコン
ダクタ１６０からの４つの入力１８０のうちのいずれか
の領域に対していわゆる二次信号を提供するために各領
域と結合された回路２６０が示されている。これらの二
次信号は、関連付けられた領域３０の小領域５０内のレ
ジスタを制御するために使用される。例えば、二次信号
は、レジスタが必要とするクロックおよびクリア等の信
号を提供する。
【００２５】図５には、さらに近接する局部フィードバ
ックコンダクタ１６０ｂへの小領域出力を駆動するため
に使用されるドライバ２７０が示されている。ドライバ
２７０のより具体的な例が図７に示されており、これら
のドライバについては後に図７を参照して詳細に説明す
る。
【００２６】図５に示されている２つのクロックコンダ
クタ１５０（すなわち図５の一番上の２つの水平コンダ
クタ）は、２つのクロック専用端子からデバイス１０全
体にわたって延在するクロックコンダクタネットワーク
の一部である。クロックコンダクタネットワークは種々
の形態とし得るとともに本発明の重要点ではないため、
これ以上クロックコンダクタネットワークについて詳し
く説明する必要はないと判断される。
【００２７】図６には、典型的な小領域５０が（概略的
とはいえ）より詳細に示されている。小領域５０の可能
的な構造の詳細については、１９９７年７月２９日提出
のクリフ氏等の米国特許出願第０８／９０２４１６号に
記載されており、これはここにおいて全体的に参照に組
み入れてある。しかしながら、これのついての詳細な説
明は本発明を理解するためには必要ないものである。
【００２８】図６に示されているように、小領域５０は
４入力ルックアップテーブル３１０を備えており、これ
はルックアップテーブルに付加される４つの入力信号１
８０の論理的組み合わせからなる出力信号を形成するよ
うプログラムすることができる。ルックアップテーブル
の出力信号はレジスタ３２０によって記録することがで
きる。二次信号（すなわち図５の回路２６０からのクロ
ックおよびクリア信号）もレジスタ３２０に付加され
る。レジスタ３２０の出力信号は各ＰＬＣ３３０ａおよ
び３３０ｂの入力端子に付加される。ルックアップテー
ブル３１０の記録されない出力信号は、各ＰＬＣ３３０
ａおよび３３０ｂの別の入力端子に付加される。従っ
て、各ＰＬＣ３３０ａおよび３３０ｂは、それぞれ出力
信号３４０ａおよび３４０ｂを形成するようにプログラ
ムすることができ、これはルックアップテーブル３１０
の記録された、または記録されていない出力信号のいず
れかである。
【００２９】図７には、各小領域５０が、コンダクタ１
６０から２つの一次入力１８０を左側に受信し、コンダ
クタ１６０からの他の２つの一次入力１８０を右側に入
力することがより詳細に示されている。図７には、さら
に各小領域５０がその一次出力３４０ａのうちの一つを
ドライバ１９０／２００／２７０の左側に付加し、別の
一次信号３４０ｂをドライバ１９０／２００／２７０の
右側に付加する。各ドライバグループ１９０／２００／
２７０は、４つの小領域５０からの出力３４０を受信
し、そのうち２つを左側に、他の２つを右側に受信す
る。各ドライバグループ１９０／２００／２７０の一部
分２７０は、２つの局部出力信号３５０ａと３５０ｂと
を形成し、これらはこのドライバグループを内包する領
域３０に近接する２つのコンダクタ１６０ｂに付加され
る。各出力信号３５０は、水平に近接する２つの小領域
５０の出力３４０の中から選択される（この点をより詳
細に示している図８も参照）。大領域２０の半分におい
て、図７に示された形式の回路が左右対称に配設され
る。
【００３０】図８には、代表的なドライバグループ１９
０／２００／２７０の詳細が追加的に示されている。例
えば、ＰＬＣ４１０は、左上に近接する小領域５０の出
力信号３４０ｂ、右下に近接する小領域５０の出力信号
３４０ａ、近接する１０個の垂直コンダクタの信号１０
０、近接する一つの水平コンダクタの信号１１０の中か
ら一つを選択するようプログラムすることができる。Ｐ
ＬＣ４１０によって選択された信号は、ドライバ４１２
に付加され、さらに近接する広域コンダクタ１４０に付
加される。ＰＬＣ４２０は、左上に近接する小領域５０
の出力信号３４０ｂ、右下に近接する小領域５０の出力
信号３４０ａ、近接する８個の垂直コンダクタの信号１
００、近接する一つの水平コンダクタの信号１１０の中
から一つを選択するようプログラムすることができる。
ＰＬＣ４２０によって選択された信号は、ドライバ４２
２に付加され、さらに（ＰＬＣ４２４を介して）近接す
る３つの垂直コンダクタ１００の一つまたは近接する２
つの水平コンダクタ１１０のうちの一つに付加される。
【００３１】ＰＬＣ４３０は、左上に近接する小領域５
０の出力信号３４０ｂ、右上に近接する小領域５０の出
力信号３４０ａ、近接する１２個の垂直コンダクタの信
号１００、近接する一つの水平コンダクタの信号１１０
の中から一つを選択するようプログラムすることができ
る。ＰＬＣ４３０によって選択された信号は、ドライバ
４３２に付加され、さらに近接する広域水平コンダクタ
１４０に付加される。
【００３２】要素４４０，４４２および４４４は、付加
される小領域出力が左下に近接する小領域５０および右
上に近接する小領域５０からのものであることを除い
て、一般的に要素４２０，４２２および４２４に類似す
るものである。要素４５０および４５２は、付加される
小領域出力が左下に近接する小領域５０および右上に近
接する小領域５０からのものであることを除いて、一般
的に要素４１０および４１２に類似するものである。
【００３３】図８には、さらに局部フィードバック出力
信号３５０ａが左上に近接する小領域５０の出力３４０
ｂと右上に近接する小領域５０の出力３４０ａとから
（ＰＬＣ４６０によって）選択されることが示されてい
る。ドライバ４６２はＰＬＣ４６０によって選択された
信号を増幅する。局部フィードバック出力信号３５０ｂ
は、左下に近接する小領域５０の出力３４０ｂと右下に
近接する小領域５０の出力３４０ａとから（ＰＬＣ４７
０によって）選択される。
【００３４】図８より、左上および右上の小領域５０は
左下および右下の小領域５０に比べてコンダクタ１０
０，１１０および１４０に通じる経路をより多く有する
ことが理解されよう。この明らかな不均衡は、左下およ
び右下の小領域に図８に示されるドライバグループ１９
０／２００の左側および右側に通じる経路をより多く設
けることによって解消され、他方左上および右上の小領
域にはドライバグループ１９０／２００内の左側および
右側に通じる経路がより少なく設けられる。各大領域２
０内の領域３０の行に対して交互に水平交差させ、また
同様に大領域２０内の小領域５０の列を交互に垂直延在
させることによって、全ての小領域５０において略均等
なアクセスが達成される。
【００３５】図９には、典型的なメモリ領域４０が示さ
れている。クリフ氏等の米国特許第５５５０７８２号公
報、クリフ氏等の米国特許第５６８９１９５号公報、お
よび１９９８年３月３日に提出されたハイル氏等の米国
特許出願第０９／０３４０５０号に記載されている所定
のメモリ領域構造をメモリ領域４０に適用することがで
きる。従って、メモリ領域４０の特徴に関する追加的な
説明はここでは省略するものとし、これら全ての参考文
献はここにおいて全体的に参照に組み入れてある。これ
らの点に関する追加的な説明は本発明を理解するために
必要なものではないことが理解されよう。
【００３６】メモリ領域４０の主要な構成要素は、６４
行３２列のＲＡＭビットからなるブロック５１０であ
る。（メモリ領域４０（例えば、ＲＯＭ、積算項（“ｐ
項”）ロジック等）の使用方式については、ＲＡＭを参
考にできると理解される。）回路５４０および６００
は、（図示されていないが、関連付けられたＦＣＥによ
って）メモリ領域４０が複数のワード長モードのうちの
いずれか一つにおいて動作し得るようにそれぞれプログ
ラムすることができる。ユーザが選択できるワード長
は、１ビット、２平行ビット、４平行ビット、８平行ビ
ット、および１６平行ビットである。
【００３７】５ビットの書き込みアドレス情報以上のも
のが導線５１２を介して回路５４０に付加される。１６
ビットの書き込みアドレス情報以上のものが導線５１４
を介して回路に付加される。１６未満のワード長が選択
された場合、データ用には必要のない導線５１４が追加
的な読み取り／書き込み列アドレスビットに使用され
る。回路５４０は、導線５１２／５１４を介して付加さ
れる情報およびプログラムされたワード長状態を使用し
て、導線５４２を介してＲＡＭブロック５１０の１つま
たは複数の列を付勢し、また導線５１４からのデータを
導線５４４のうちの適正な一つに伝送する。書き込みア
ドレスデコーダ回路５５０には、導線５１６を介して追
加的な６ビットの書き込みアドレス情報が提供される。
回路５５０は、この情報を使用して、ＡＮＤゲート５６
０が導線５１８上の書き込み許可信号によって付勢され
る際に、ＡＮＤゲート５６０および導線５６２を介して
ＲＡＭブロック５１０の６４行のうちの１行を付勢す
る。従って、導線５４４を介して付加されるデータは、
ＲＡＭブロック５１０内の導線５４２を介して付勢され
た列内の導線５６２を介して付勢された行に蓄積され
る。
【００３８】メモリ領域４０は２つの異なったモードで
読み取ることができ：それらはＲＡＭモードおよびｐ項
モードである。まずＲＡＭモードについて説明すると、
６ビットの読み取りアドレス情報が導線５２０を介して
読み取りアドレスデコーダ５７０に付加される。デコー
ダ５７０は、この情報を使用して、ＡＮＤゲート５８０
が導線５２２上の読み取り許可信号によって付勢される
際に、ＲＡＭブロック５１０の６４行のうち一つを選択
する。ＲＡＭモードＰＬＣ５９０は、ＡＮＤゲート５８
０の出力信号をＲＡＭブロック５１０の読み取り付勢導
線５９２に付加するようプログラムされる。ＲＡＭブロ
ックの行から読み取られ従って付勢されたデータは、導
線５９８を介して出力される。回路６００は、導線５２
４を介してさらに５ビット以上の読み取りアドレス情報
を受信する。回路６００はこの情報およびそのプログラ
ムされた状態（前述したようにユーザによって選択され
たワード長を示すもの）を使用し、導線６０２を介する
出力について１，２，４，８または１６のデータビット
の中から選択する。
【００３９】ｐ項モードにおいては、通常は高位の読み
取りアドレス信号に使用される１６本の導線５１４、６
本の導線５２０、および４本の導線５２０からの導線５
３０上に３２ビットのいわゆる“ｐ項定数”が形成され
る。前記の米国特許出願第０９／０２３２５１号により
詳しく記載されているように、これらの高位のアドレス
ビットは、列内のいくつかのメモリ領域４０を同時使用
して一つのメモリ領域のみによって提供されるものより
も奥深いメモリを提供する際に使用される。導線５３０
上の信号は、インバータ５３２によって反転され、導線
５３０の真数および補数バージョンの信号の両方が導線
５３４を介してＰＬＣ５９０に付加される。ｐ項モード
においては、ＰＬＣ５９０は導線５３４上の信号を導線
５９４に付加するようにプログラムされる。従って、Ｒ
ＡＭブロック５１０内の半分の行は同時に読み取りを行
い、従ってこれらの行は導線５３０上のｐ項定数のビッ
トが論理１でありまたこれらビットが論理０であること
によって決定されて読み取りを行う。ＲＡＭブロック５
１０内の各列は、付勢された行内に蓄積されたデータの
積を結合された導線５９８を介して出力する。回路６０
０内におけるＯＲゲートおよび関連する要素は、導線５
９８上の積の合計を形成し導線６０２を介して出力す
る。従って、ｐ項モードにおいてメモリ領域４０は導線
６０２上の出力信号の積和を形成する。
【００４０】図１０には、ＲＡＭブロック５１０内の代
表的なメモリセルの構造が示されている。インバータ７
１０および７２０は、１ビットのデータを蓄積するため
に閉ループ式に接続されている。データを真数および補
数形式において導線５４４および５４４バーにそれぞれ
付加し、書き込み列選択導線５４２および行書き込み導
線５６２に論理１を付加することによって、インバータ
７１０／７２０内にデータが書き込まれる。これらの論
理１信号は、トランジスタ７３０，７４０，７５０およ
び７６０を付勢し、これによってインバータ７１０／７
２０が付加されたデータを記録することを誘引する。
【００４１】行読み取り導線５９２に論理１を付加する
ことによってインバータ７１０／７２０からデータが読
み取られる。このことによってトランジスタ７８０が付
勢される。トランジスタ７７０もインバータ７１０から
の論理１出力によって付勢され、ソースライン５９８ａ
とドレインライン５９８ｂとの間に導電路が形成され
る。検出アンプ（図９の６００）は、ライン５９８ａと
５９８ｂの間にこのような導電路が存在するかどうかを
検出する。
【００４２】図１１には、典型的なメモリ領域４０がど
のように近接する相互接続コンダクタに接続されるかが
示されている。図１１には、大領域２０の一部であるメ
モリ領域４０が示されており、これにおいてロジック領
域３０はメモリ領域４０の左側にある。ロジック領域３
０がメモリ領域４０の右側にある場合、回路は図１１に
対して対称形となる。利便性のため、メモリ領域４０の
側方のロジック３０に近接するサイドを時々“領域サイ
ド”と呼称する。メモリ領域４０の近接するロジック領
域３０から遠い方のサイドは、時々メモリ領域の“大領
域サイド”と呼称する。
【００４３】図９においてデータ信号５１４である信号
は、図１１においては回路８１０から来るものとなる。
回路８１０はレジスタのグループであり、これは（１）
メモリ領域４０のロジック領域サイドからこの回路に供
給を行う導線１８０からのレジスタ信号に使用するか、
または（２）これらの導線１８０の記録されていない接
続を導線５１４へバイパスさせることを可能にすること
ができる。従って、導線５１４を介してＲＡＭブロック
５１０に付加されるデータは、回路８１０のプログラム
可能な制御によって、“記録するかまたはバイパス”さ
れる。“記録するかバイパスするか”の選択は、以下に
記述するように図１１内の他の信号にも適用することが
できる。
【００４４】回路８２０は、導線１５０から高速ライン
およびクロック信号を受信し、さらにメモリ領域４０の
ロジック領域サイド上に結合された導線１８０からの別
の３つの信号を受信する。回路８２０への別の入力は、
回路８３０からの付勢信号であり、これは、単一のメモ
リ領域が生成するものよりもより奥深いメモリを提供す
るために同時に使用される複数のメモリ領域４０のうち
の任意の一つへの書き込みを制御するために使用される
高位のアドレスビットをデコードする。回路８２０は、
少なくとも部分的に入力１５０および／または１８０に
基づきまたメモリ領域４０の何処かで使用される複数の
信号を提供するようプログラムすることができる。例え
ば、回路８２０は、前述した回路８１０内のレジスタに
よって使用されるクロックおよびクリア信号を供給す
る。回路８２０は、さらに行書き込みアドレスデコーダ
回路５５０に対して書き込み許可信号を提供する。
【００４５】回路８４０は、書き込み列デコーダ回路５
４０による書き込み列選択のために使用されるアドレス
信号５２２のための“記録されるかまたはバイパスされ
る”選択を提供する。従って、回路５４０は、５つの信
号を受信することに加えて、回路８１０は受信するもの
と同じクロックおよびクリア信号を回路８２０から受信
する。
【００４６】回路８５０は、メモリ４０内の何処かにお
いて第１に出力制御に使用される信号を提供することを
除いて、回路８２０に類似するものとなる。例えば、回
路８５０はクロックおよびクリア信号を形成し、これは
“記録されたまたはバイパスされた”回路８６０および
８７０内および回路６００の出力段６４０内のレジスタ
によって使用することができる。各回路８６０，８７０
および６４０は、回路８２０からのクロックおよびクリ
ア信号を交互に使用する。回路８５０は、メモリ領域４
０の大領域サイドからの入力を受信する。回路８５０
は、さらに回路８８０からの付勢信号を受信する。この
付勢信号を提供する際に、回路８８０は回路８３０にい
くらか似た動作を行う。特に、一つのメモリ領域による
ものよりも奥深いメモリを提供するために複数のメモリ
領域４０を同時に使用する際に、回路８８０はより高位
のアドレス信号を受信およびデコードし、結合されてい
るメモリ領域が実際にデータを出力しているものかどう
かを判断する。そうである場合、回路８８０は回路８５
０を付勢する信号を出力し、これは次に読み込み許可信
号５２２を回路５９０に付加する。
【００４７】回路８６０は、回路６００による読み取り
列選択のために使用されるアドレス信号に対して“記録
されるかまたはバイパスされる”選択を提供する。回路
６００内の列デコーダ回路６２０が実際に列選択を実行
する。さらに他の列選択は、回路６３０によってプログ
ラムに基づいて１６ビット、８ビット、４ビット、２ビ
ット、１ビットのいずれのワード長が使用されているか
を判断して実行される。回路８６０は、回路８２０また
は回路８５０のいずれかからのクロック信号およびクリ
ア信号を使用するようプログラムすることができる。
【００４８】回路８７０は、回路５５０による書き込み
行選択、および回路５９０による読み取り行選択のため
に使用されるアドレスビットに対して“記録されるかま
たはバイパスされる”選択を提供する。回路８７０は、
回路８２０および回路８５０の両方からクロックおよび
クリア信号を受信する。回路８７０は、さらに、回路８
８０によって実行されるより高位のアドレスビットデコ
ードに対して“記録されるかまたはバイパスされる”選
択を提供する際に回路８８０が使用するクロックおよび
クリア信号を送信する。回路８８０は、回路８８０内の
トライステートドライバ２１０（図３）およびＰＬＣ８
８２（例えば、１対４デマルチプレクサ）を介してメモ
リ領域４０からトライステート垂直コンダクタ１００′
の一つに付加するために使用することができる。この特
徴は、特に一つのメモリ領域自体によるものよりも奥深
いメモリを提供するために複数のメモリ領域４０が同時
に使用される際に適用される。回路８８０は、導線１８
０を介して受信するより高位のアドレスビットをデコー
ドし、これによってトライステートドライバ２１０（図
３）をいつ付勢するかを決定する。
【００４９】回路６４０は、回路６３０によって選択さ
れたメモリ出力信号を送信するか、または検出アンプ回
路６１０の出力によって表示される所要の積算項（“ｐ
項”）の和を形成するようプログラムすることができ
る。回路６３０の構成に関する詳細な説明は前述したハ
イル氏等の米国特許出願第０９／０３４０５０号に示さ
れている。従って、回路６４０は付加されたｐ項信号の
種々の和を形成するために必要とされるＯＲ回路を含ん
でいる。回路６４０も回路８２０および８５０からのク
ロックおよびクリア信号を受信し、回路６３０の出力ま
たは回路６４０内で形成される積和信号のいずれかに対
する“記録されるかまたはバイパスされる”選択を提供
する際にこれらの信号を使用することができる。
【００５０】図１１の左側（すなわちメモリ領域４０の
領域サイド上）のドライババンク１９０／２００／２７
０は、（１）領域３０から左方への小領域出力信号３４
０ｂと、（２）メモリ領域４０の選択された出力と、
（３）垂直コンダクタ１００から左方への信号と、
（４）このメモリ領域を内包する大領域２０の行に結合
された水平コンダクタ１１０からの信号とを受信する。
このドライババンク１９０／２００／２７０は、これら
の信号からの選択を行うとともに、これらを（１）近接
する局部フィードバックコンダクタ１６０ｂと、（２）
前記の垂直コンダクタ１００および１１０と、（３）当
該メモリ領域４０を内包する大領域２０に結合された広
域水平コンダクタ１４０のうちから選択されたものに伝
送するようプログラムすることができる。
【００５１】図１１の右側（すなわちメモリ領域４０の
大領域サイド上）のドライババンク１９０／２００は、
（１）メモリ領域４０の全ての出力と、（２）垂直コン
ダクタ１００／１００′から右方への信号と、（３）こ
のメモリ領域を内包する大領域２０の行と結合された水
平コンダクタ１１０からの信号とを受信する。このドラ
イババンクは、これらの信号からの選択を行うととも
に、これらを前記の垂直コンダクタ１００および１１０
と、当該メモリ領域４０を内包する大領域２０に結合さ
れた広域水平コンダクタ１４０のうちから選択されたも
のに伝送するようプログラムすることができる。
【００５２】図１１には、さらに回路５９０へのｐ項定
数信号５３０の付加が示されている。従って、回路５９
０はさらに図９に示されたインバータ５３２およびマル
チプレクシング５９０を備えている。
【００５３】図１２には、図１１に示された２つのドラ
イババンク１９０／２００／２７０および１９０／２０
０の例示的な構成がより詳細に示されている。図１２に
おいて“Ａ”のラベルを付けられたドライバグループ
は、図８に示されたドライバグループと同様のものとす
ることができる。（図８の部分２７０は、図１２のグル
ープが駆動され得る局部コンダクタ１６０ｂに結合され
ているかどうかに依存して、図１２内の各グループＡに
含まれる場合と含まれない場合がある。）図１２におい
て“Ｂ”でラベルされたドライバグループは、前述した
図８に代わるものと類似のものとすることができ、これ
は図８のドライバグループと交替してこれらのドライバ
によって提供される相互接続に対して略全体的な均一性
を提供する。図１２には、メモリ領域の１６個の出力６
０２がどのように種々のドライバＡおよびＢの入力に分
配されるか示されており、図１２における殆どの場合に
おいて図示された信号６０２は図８内の該当する位置に
ある小領域出力３４０を代替するものであることが理解
される。例えば、図１２の左上のドライバグループＡ内
の小領域５０からの２つの左側入力は図８のものと同様
であるが、２つの右側入力はビット０およびビット２に
対するメモリ領域出力６０２となる。別の例において
は、右上のドライバグループＡ内の左側の２つの個々の
入力は、ビット０およびビット１に対するメモリ領域出
力６０２となり、右側の２つの入力はビット８およびビ
ット９に対するメモリ領域出力６０２となる。図１２に
おいて、各メモリ領域出力に対して近接するコンダクタ
１００，１１０および１４０への複数の異なった経路を
提供するために充分な接続が設けられている。図１２に
は、さらにＰＬＣ８８２を介してのコンダクタ１００′
へのトライステート出力が示されている。
【００５４】前記の説明から、本発明に係るプログラマ
ブルロジックデバイス構造は、メモリ領域４０をデバイ
ス上のロジック領域３０の各グループと結合して備える
ことが理解される。各メモリ領域４０は、コンバータ１
４０および１６０等の比較的局部的な相互接続リソース
を介して、結合されたロジック領域３０と共に使用する
ことができる。一般的に、このようにメモリ領域４０を
結合されたロジック領域３０と共に使用するために、コ
ンダクタ１００および１１０等のより高価で長大な相互
接続リソースを用いる必要はない。このようにロジック
領域３０およびメモリ領域４０は大領域内において互い
に関連付けられているが、これらの全ての領域は装置の
広域的なリソースとして機能することもできる。特に、
全てのロジック領域３０およびメモリ領域４０は、コン
ダクタ１００および１１０等の相互接続リソースへのア
クセスも備えている。従って、デバイス上のいずれかの
領域３０または４０の入力および出力は、実質的にデバ
イス上の他のいずれかの領域３０および４０の入力およ
び出力に接続することができる。
【００５５】図１３には、データ処理システム１００２
内に設置された本発明に係るプログラマブルロジックデ
バイスが示されている。データ処理システム１００２
は：プロセッサ１００４；メモリ１００６；Ｉ／Ｏ回路
１００８；および周辺機器１０１０のうちの一つまたは
複数を備えている。これらの要素はシステムバス１０２
０によって結合されるとともに、エンドユーザシステム
１０４０内に設けられた回路基板１０３０上に配設され
ている。
【００５６】システム１００２は、例えばコンピュータ
ネットワーキング、データネットワーキング、計測、ビ
デオ処理、デジタル信号処理、またはその他のプログラ
マブルまたはリプログラマブルロジックの利点を利用し
得る広範な適用方式において使用することができる。プ
ログラマブルロジックデバイス１０は、種々の異なった
ロジック機能を実施するために使用することができる。
例えば、プログラマブルロジックデバイス１０は、プロ
セッサ１００４と連動して機能するプロセッサまたはコ
ントローラとして構成することができる。プログラマブ
ルロジックデバイス１０は、さらにシステム１００２内
の共用リソースへのアクセスを仲介するためのアービタ
として使用することもできる。さらに別の例において、
プログラマブルロジックデバイス１０は、プロセッサ１
００４とシステム１００２内の別の構成要素との間のイ
ンタフェースとして構成することができる。システム１
００２は単に説明のためのものであり、本発明の本質的
な視点および概念は請求の範囲によってのみ定義される
ことが理解されよう。
【００５７】本発明に係るプログラマブルロジックデバ
イスを実施するために、種々の技術ならびにこれらのデ
バイスの種々の構成要素（例えば、前述したＰＬＣ、な
らびにＰＬＣを制御するＦＣＥ）を使用することができ
る。例えば、各ＰＬＣはスイッチまたはスイッチ群等の
比較的単純なプログラマブルコネクタとすることがで
き、これによって複数の入力のうちのいずれか一つが出
力に接続する。他方、各ＰＬＣは、接続を形成するとと
もにロジック（例えば、入力のいくつかを論理的に接続
する）を実行することができるより複雑な要素とするこ
とができる。後者において、各ＰＬＣは、例えば、ＡＮ
Ｄ，ＮＡＮＤ，ＯＲ，またはＮＯＲ等の関数を実行する
積算項ロジックとすることができる。ＰＬＣを実施する
ために適した構成要素の例としては、ＥＰＲＯＭ、ＥＥ
ＰＲＯＭ、パストランジスタ、伝送ゲート、アンチヒュ
ーズ、レーザヒューズ、メタルオプショナル連係装置等
が挙げられる。前述したように、ＰＬＣの要素は、種々
のプログラム可能な機能制御要素（“ＦＣＥ”）によっ
て制御することができる。（特定のＰＬＣ実施形態（例
えばヒューズおよびメタルオプショナル連係装置）にお
いては独立したＦＣＥデバイスは不要である。）ＦＣＥ
はさらに複数の異なった方式で実施することができる。
例えば、ＦＣＥは、ＳＲＡＭ、ＤＲＡＭ、ファーストイ
ンファーストアウト（“ＦＩＦＯ”）メモリ、ＥＰＲＯ
Ｍ、ＥＥＰＲＯＭ、機能制御レジスタ（例えばウォール
ストロムの米国特許第３４７３１６０号公報参照）、強
誘電体メモリ、ヒューズ、アンチヒューズ等とすること
ができる。前述した種々の例から、本発明は一回のみプ
ログラム可能なデバイスおよび再プログラムが可能なデ
バイスの双方に適用し得ることが理解されよう。
【００５８】以上の記述は単に本発明の原理を説明する
目的のものであり、当業者においては本発明の視点およ
び概念を逸脱することなく種々の設計変更をなし得るこ
とが理解されよう。例えば、ロジックユニット階層内の
各レベルにおけるロジックユニットの数は、ここで説明
した実施例と異なったものとすることができる。同様
に、種々の形式の相互接続コンダクタおよび他の要素の
数も前述の実施例と異なったものとすることができる。
必要に応じて、異なった形式およびサイズのロジックお
よびメモリユニットを使用することができる。さらに、
“行”および“列”、“水平”および“垂直”、“左”
および“右”、“最上部”および“底部”、ならびにそ
の他の方向および方向付け表現は、単に利便性のために
使用されており、これらの表現を使用する上で固定的ま
たは絶対的な方向を意図するものではない。例えば、上
記の各対の表記は、必要に応じて逆転させることができ
る。
【図面の簡単な説明】
【図１】本発明に従って構成された典型的なプログラマ
ブルロジックアレー集積回路デバイスの代表的な部分を
示す概略ブロック線図である。
【図２】図１のデバイスの追加的な要素を示す代表的な
部分の概略ブロック線図である。
【図３】図１のデバイスのさらに別の要素を示す代表的
な部分のより詳しいが依然として簡略化された概略ブロ
ック線図である。
【図４】図１のデバイスのさらに別の要素を示す代表的
な部分のより詳しいが依然として簡略化された概略ブロ
ック線図である。
【図５】図１のデバイスのさらに別の要素を示す代表的
な部分のより詳しいが依然として簡略化された概略ブロ
ック線図である。
【図６】図１のデバイスの別の側面を示す代表的な部分
のより詳しいが依然として簡略化された概略ブロック線
図である。
【図７】図１のデバイスのさらに別の側面を示す代表的
な部分のより詳しいが依然として簡略化された概略ブロ
ック線図である。
【図８】図７の回路の各部を示すより詳しいが依然とし
て簡略化された概略ブロック線図である。
【図９】図１のデバイスのさらに別の側面を示す代表的
な部分のより詳しいが依然として簡略化された概略ブロ
ック線図である。
【図１０】図９の回路の代表的な部分を示す概略図であ
る。
【図１１Ａ】図９の回路の各部を示すより詳しいが依然
として簡略化された概略ブロック線図である。
【図１１Ｂ】図１１Ａの分図である。
【図１２】図１のデバイスのさらに別の側面を示す代表
的な部分の概略ブロック線図である。
【図１３】本発明に係るプログラマブルロジックデバイ
スを使用する例示的なシステムを示す概略ブロック線図
である。
【符号の説明】 １０ プログラマブルロジックデバイス ２０ 大領域 ３０ ロジック領域 ４０ メモリ領域 ５０ 小領域 ６０，７０ Ｉ／Ｏ端子 ８０，９０ ライン １００，１００′，１１０，１４０，１５０，１６０，
１８０，２２０，２４１′ コンダクタ １２０，１３０，２５０ バッファ １２２，１３２，２４２，２５２ ＦＣＥ １６２ 交差部分 １７０，２４１，２４４，３３０，４１０，４２０，４
２４，４３０，４４０，４４４，４６０，４７０，５９
０，８８２ ＰＬＣ １９０，２００，２１０，２４０，２７０，４１２，４
２２，４３２，４４２，４６２ ドライバ ２３０ 端子 ２６０，５４０，５５０，６００，６１０，６２０，６
３０，６４０，８１０，８２０，８３０，８４０，８５
０，８６０，８７０，８８０ 回路 ３１０ ルックアップテーブル ３２０ レジスタ ３４０，３５０ 出力信号 ５１０ ブロック ５１２，５１４，５１６，５２０，５２２，５２４，５
３０，５３４，５４２，５４４，５６２，５９２，５９
８，６０２ 導線 ５３２，７１０，７２０ インバータ ５６０，５８０ ＡＮＤゲート ５７０ デコーダ ７３０，７４０，７５０，７６０，７７０ トランジス
タ １００２ データ処理システム １００４ プロセッサ １００６ メモリ １００８ Ｉ／Ｏ回路 １０１０ 周辺機器 １０２０ システムバス １０３０ 回路基板 １０４０ エンドユーザシステム
───────────────────────────────────────────────────── フロントページの続き (72)発明者 キャメロン マクリントック アメリカ合衆国、カリフォルニア 95134、 サン ホセ、イノベーション ドライブ 101、ケアオブ アルテラ コーポレーシ ョン (72)発明者 ジェームズ シュライカー アメリカ合衆国、カリフォルニア 95134、 サン ホセ、イノベーション ドライブ 101、ケアオブ アルテラ コーポレーシ ョン (72)発明者 アンディー エル リー アメリカ合衆国、カリフォルニア 95134、 サン ホセ、イノベーション ドライブ 101、ケアオブ アルテラ コーポレーシ ョン (72)発明者 マニュエル メヒーア アメリカ合衆国、カリフォルニア 95134、 サン ホセ、イノベーション ドライブ 101、ケアオブ アルテラ コーポレーシ ョン (72)発明者 ブルース ビー ペダーセン アメリカ合衆国、カリフォルニア 95134、 サン ホセ、イノベーション ドライブ 101、ケアオブ アルテラ コーポレーシ ョン (72)発明者 クリストファー エフ レーン アメリカ合衆国、カリフォルニア 95134、 サン ホセ、イノベーション ドライブ 101、ケアオブ アルテラ コーポレーシ ョン (72)発明者 リチャード ジー クリフ アメリカ合衆国、カリフォルニア 95134、 サン ホセ、イノベーション ドライブ 101、ケアオブ アルテラ コーポレーシ ョン (72)発明者 スリニバス ティー レディ アメリカ合衆国、カリフォルニア 95134、 サン ホセ、イノベーション ドライブ 101、ケアオブ アルテラ コーポレーシ ョン

Claims (21)

    【特許請求の範囲】
  1. 【請求項１】 デバイス上において交差する行および列
    からなる二次元の配列内に配置された複数の大領域を備
    え、前記大領域のそれぞれが複数のプログラマブルロジ
    ック領域およびメモリ領域を備え、前記ロジック領域の
    それぞれが複数の入力と複数の出力とを有するとともに
    その入力上で複数のロジック機能のうちのいずれかを実
    行して出力を形成するためにプログラムすることが可能
    であり、前記メモリ領域も複数の入力と複数の出力とを
    有するとともにその入力に応答してその入力ならびにメ
    モリ領域内に記録されたデータに少なくとも部分的に基
    づいた出力を生成し；前記出力を前記入力に対して選択
    的に接続するためのプログラム可能な相互接続回路を備
    えるプログラマブルロジックデバイス。
  2. 【請求項２】 各大領域について、相互接続回路が：こ
    の大領域と単独的に結合された複数の第１相互接続コン
    ダクタを備え、大領域に結合された第１のコンダクタの
    それぞれがこの大領域内の全ての領域に近接して実質的
    に連続的に延在する請求項１記載のデバイス。
  3. 【請求項３】 相互接続回路はさらに：大領域の前記行
    のそれぞれに沿って延在する複数の第２相互接続コンダ
    クタと；大領域の前記列のそれぞれに沿って延在する複
    数の第３相互接続コンダクタとを備える請求項２記載の
    デバイス。
  4. 【請求項４】 前記ロジック領域のそれぞれがプログラ
    マブルロジックからなる複数の小領域を備え、前記小領
    域のそれぞれがこの小領域を内包するロジック領域の小
    群の入力と少なくとも一つの出力とを備え、各小領域は
    その入力上において複数のロジック機能のうちのいずれ
    かを実行して出力を生成する請求項１記載のデバイス。
  5. 【請求項５】 前記ロジック領域のそれぞれがプログラ
    マブルロジックからなる複数の小領域を備え、前記小領
    域のそれぞれがこの小領域を内包するロジック領域の小
    群の入力と少なくとも一つの出力とを備え、各小領域は
    その入力上において複数のロジック機能のうちのいずれ
    かを実行して出力を生成する請求項２記載のデバイス。
  6. 【請求項６】 前記各大領域内の前記小群の小領域のそ
    れぞれについて、前記相互接続回路は：この小群に結合
    された複数の第４コンダクタをさらに備え、小群に結合
    された第４のコンダクタのそれぞれがこの小群の小領域
    の全てに近接して実質的に連続的に延在する請求項５記
    載のデバイス。
  7. 【請求項７】 前記相互接続回路は：各小領域の入力
    を、この小領域を含んだ小群に結合された第４の相互接
    続コンダクタの少なくともいくつかに選択的に接続する
    よう構成された第１のプログラマブルロジックコネクタ
    をさらに備える請求項６記載のデバイス。
  8. 【請求項８】 前記相互接続回路は：前記小群の小領域
    のそれぞれに結合された第４の相互接続コンダクタの少
    なくともいくつかを、これらの小領域を包合する領域に
    結合された第１の相互接続コンダクタの少なくともいく
    つかに選択的に接続するよう構成された第２のプログラ
    マブルロジックコネクタをさらに備える請求項６記載の
    デバイス。
  9. 【請求項９】 各小群について、前記相互接続回路はさ
    らに：この小群に結合された複数の第５コンダクタを備
    え、小群に結合された第５のコンダクタのそれぞれがこ
    の小群の小領域の全てに近接して実質的に連続的に延在
    し；前記小領域の出力のそれぞれを、この小領域を含ん
    だ小群に結合された第５のコンダクタの少なくとも一つ
    に選択的に接続するよう構成された第３のプログラマブ
    ルロジックコネクタを備える請求項６記載のデバイス。
  10. 【請求項１０】 前記相互接続回路は：各小領域の入力
    を、この小領域を含んだ小群に結合された第５の相互接
    続コンダクタの少なくともいくつかに選択的に接続する
    よう構成された第４のプログラマブルロジックコネクタ
    をさらに備える請求項９記載のデバイス。
  11. 【請求項１１】 各大領域について、相互接続回路は：
    この大領域に接続される第１の相互接続コネクタの少な
    くともいくつかを、この大領域を包合する行に沿って延
    在する第２の相互接続コンダクタの少なくともいくつか
    に選択的に接続するよう構成された第５のプログラマブ
    ルロジックコネクタをさらに備える請求項３記載のデバ
    イス。
  12. 【請求項１２】 各大領域について、相互接続回路は：
    この大領域に接続される第１の相互接続コネクタの少な
    くともいくつかを、この大領域を包合する列に沿って延
    在する第３の相互接続コンダクタの少なくともいくつか
    に選択的に接続するよう構成された第６のプログラマブ
    ルロジックコネクタをさらに備える請求項３記載のデバ
    イス。
  13. 【請求項１３】 各メモリ領域が異なった数の複数出力
    に平行して出力信号を提供するようプログラム的に構成
    可能である請求項１記載のデバイス。
  14. 【請求項１４】 各メモリ領域がランダムアクセスメモ
    リモードおよび積算項モードのうちの一方を選択して動
    作するようプログラム的に構成可能である請求項１記載
    のデバイス。
  15. 【請求項１５】 各大領域について、相互接続回路は：
    この大領域のメモリ領域の出力の少なくともいくつか
    を、この大領域に結合される第１の相互接続コンダクタ
    の少なくともいくつかに選択的に接続するよう構成され
    た第７のプログラマブルロジックコネクタをさらに備え
    る請求項２記載のデバイス。
  16. 【請求項１６】 各大領域について、相互接続回路は：
    この大領域のメモリ領域の出力の少なくともいくつか
    を、この大領域を包合する行に沿って延在する第２の相
    互接続コンダクタの少なくともいくつかに選択的に接続
    するよう構成された第８のプログラマブルロジックコネ
    クタをさらに備える請求項３記載のデバイス。
  17. 【請求項１７】 各大領域について、相互接続回路は：
    この大領域のメモリ領域の出力の少なくともいくつか
    を、この大領域を包合する列に沿って延在する第２の相
    互接続コンダクタの少なくともいくつかに選択的に接続
    するよう構成された第９のプログラマブルロジックコネ
    クタをさらに備える請求項３記載のデバイス。
  18. 【請求項１８】 処理回路要素と；前記処理回路要素に
    結合されたメモリと；請求項１に定義されたものであ
    り、これらの処理回路要素およびメモリに結合されたプ
    ログラマブルロジックデバイスとからなるデジタル処理
    システム。
  19. 【請求項１９】 請求項１に定義されたプログラマブル
    ロジックデバイスを実装したプリント回路基板。
  20. 【請求項２０】 プリント回路基板上に実装されるとと
    もにプログラマブルロジックデバイスに結合されたメモ
    リをさらに備える請求項１９記載のプリント回路基板。
  21. 【請求項２１】 プリント回路基板上に実装されるとと
    もにプログラマブルロジックデバイスに結合された処理
    回路要素をさらに備える請求項１９記載のプリント回路
    基板。
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