DE1789138A1

DE1789138A1 - Aus einheitszellen aufgebaute lsischaltung

Info

Publication number: DE1789138A1
Application number: DE19681789138
Authority: DE
Inventors: Thomas Richard Mayhew
Original assignee: RCA Corp
Current assignee: RCA Corp
Priority date: 1967-06-23
Filing date: 1968-06-21
Publication date: 1973-04-26
Also published as: DE1789137A1; DE1789138B2

Description

Die Erfindung betrifft eine aus Einheitszellen aufgebaute LSI-Schaltung (integrierte Großschaltung).

Der Aufbau elektronischer Anlagen auf System- und/oder Untersystemebene unterliegt seit dem Aufkommen der LSI-Schaltungstechnik einem radikalen Wandel bezüglich Leistungsfähigkeit, Zuverlässigkeit und konstruktiver Praxis. Mit "LSI-Schaltungstechnik" ist dabei eine Schaltungs- und Herstellungstechnik gemeint, bei der mehr und mehr Schaltungselemente in oder auf dem gleichen Plättchen oder Substrat angebracht werden, so daß die funktioneile elektronische Komplexheit einer solchen Anordnung der ganzer Systeme oder Untersysteme nahekommt, zum Unterschied von elementareren funktionellen Einheiten wie logischen Schaltkreisen oder Gattern, Verstärkern und dgl..

Die Anwendung der LSI-Schaltungstechnik auf digitale Systeme wie elektronische Computer verspricht beträchtliche Verbesserungen hinsichtlich der Arbeitsgeschwindigkeit. Es sei in diesem Zusammenhang darauf hingewiesen, daß annähern 99$ des Platzes oder Raumes in selbst dicht gepackten Computern, die nicht unter Verwendung des LSI-Prinzips aufgebaut sind, als Packraum und für Verschaltungszwecke dient. Die räumliche Trennung zwischen den einzelnen Komponenten oder Bausteinen des Computers bedeutet dabei eine ernsthafte Beschränkung hinsichtlich der Arbeitsge-

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schwindigkeit. Eine deutliche Verbesserung hinsichtlich dieses Problems ist von der Anwendung der LSI-Schaltungstechnik, d.h. der Integration einer großen Zahl von Schaltungsbausteinen auf einem einzigen Substrat zu erwarten.

Ein weiteres Problem bei herkömmlich, d.h. nicht nach der LSI-Schaltungstechnik aufgebauten Computern besteht darin, dab die elektrischen Signale eine Vielzahl von Grenzflächen oder Randbereichen zwischen Computerelementen (z.B. Klemmenverbindungen, Lot- oder Schweißverbindungen, Drahtwickelverbindungen und Steckverbindungen) durchlaufen müssen. Wegen des bei der Herstellung solcher Verbindungen beteiligten menschlichen Paktors ist die Zuverlässigkeit dieser Verbindungen beschränkt. Andererseits ermöglicht die LSI-Schaltungstechnik eine serienmäßige Herstellung von Schaltungsverbindungen, wodurch sich die Verläßlichkeit entsprechend verbessert.

Die herkömmliche Zweiteilung der konstruktiven Aufgaben bei digitalen Systemen zwischen dem Konstrukteur von funktioneilen oder Schaltungsbausteinen einerseits und dem Systemkonstrukteur andererseits wird durch die LSI-Schaltungstechnik modifiziert, wobei sich eine neue Trennung der kontruktiven Aufgaben ergibt, nämlich zwischen dem Serienhersteller einerseits und sowohl dem Bausteinkonstrukteur als auch dem Systemkonstrukteur andererseits. Ziel der Konstruktion vonLSI-Computeranlagen ist es, mit möglichst wenigen LSI-Einheiten auszukommen, die vorzugsweise sämtlich vom gleichen Typ sind (um die Kosten sowie die Anzahl unterschiedlicher Teile möglichst gering zu halten). Um jedoch dieses Ziel zu erreichen, muß man in einer LSI-Einheit möglichst viel funktionelle Kapazität unterbringen. Dies erfordert eine optimale Ausnutzung des LSI-Packungsraumes (d.h. der Schaltungsfläche) hinsichtlich sowohl der Auslegung der Schaltungselemente als auch der Verschaltung auf Systemebene. Eine optimale Ausnützung der Schaltungsfläche (und damit eine optimale funktionelle Kapazität der LSI-Einheit)"läßt sich nur durch intensive Zusammenarbeit des Serienherstellers, des Bausteinkonstruk-

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teurs und des Systemkonstrukteurs erreichen.

Die bestmögliche Ausnützung der LSI-Schaltungsfläche ist durch die Nach-Maß-Methode (Custom-Methode) gewährleistet, wobei die einzelnen Funktions- oder Systemiconstruktionen sowohl hinsichtlich der Auslegung der Schaltungselemente als auch hinsichtlich der metallischen Schaltungsverbindungen jeweils "nach Maß", d.h. entsprechend den jeweiligen schaltungsmäßigen Erfordernissen entworfen werden. Dies setzt jedoch voraus, daß fyr jeden neuen Funktions- oder Systementwurf ein neuer Satz von Fabrikationsmasken konstruiert und hergestellt werden muß. Derzeit sind die Kosten eines neuen Fabrikationsmaskensatzes für jede neue LSI-Einheit so hoch, daß sie nur bei Großauftragen, nicht dagegen bei Klein- oder Einzelaufträgen tragbar sind.

Eine andere Möglichkeit der Bewältigung der konstruktiven Aufgaben der LSI-Schaltungstechnik ist die sogenannte Standardschablonen-Methode (Master-Slice-Methode). Dabei verteilen sich die Kosten der Fabrikationsmasken auf die verschiedenen Funktionsoder Systementwürfe, mit Ausnahme der für die Metallisierung, d.h. beim letzten Verfahrensschritt der Herstellung verwendeten Maske oder Masken. Das heißt, es werden bei gegebener Auslegung der Schaltungselemente für jeden Funktionsentwurf die gleichen Standardschablonen-Fabrikationsmasicen wie Diffusions- und Isolierungsmasken verwendet, während für jeden neuen oder andersartigen Entwurf andere Metallisierungsmasken benötigt werden. Es liegt also die Auslegung der Schaltungskomponenten fest und lediglich das Metallisierungsmuster wird für jeden neuen Anwendungszweck nach Maß entworfen. Der Erfolg dieser konstruktiven Methode hängt davon ab, ob mit einer gegebenen Auslegung der Schaltungselemente eine angemessene Anzahl unterschiedlicher Anwendungsmöglichkei- zen mit ausreichender funktioneller Komplexheit oder Vielseitigkeit erzielt werden kann. Es ist daher wichtig, daß die Schaltungselemente so ausgelegt werden, daß nicht nur die verfügbare Schal Lungs- ouer Substral'läche möglichst gut ausgenützt sondern auch uie ganze Anordnung hinsichtlich eier Möglichkeit der Reali-

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sierung unterschiedlicher Funktionen durch entsprechendes Verschalten ausreichend flexibel gestaltet wird.

Bei der Standardschablonen-Methode werden im allgemeinen die Schaltungselemente so ausgelegt "oder organisiert, daß sich eine Anordnung vqn im wesentlichen identischen Schaltungszellen (die in Standardausführung ausgebildet sein können) ergibt. Diese Zellen können als Bausteine mit fester oder veränderlicher funktioneller Identität angesehen werden. Eine identitätsfeste Zelle kann beispielsweise ein NOR-Gatter sein, wobei jede neue Anwendung durch entsprechend unterschiedliche Verschaltung der Gatter in der Anordnung sich ergibt. Eine solche Anordnung mit identitätsfesten Zellen ist u.U. nicht zufriedenstellend, da sie in ihrer konstruktiven Flexibilität beschränkt und in der Ausnützung der Substratfläche mangelhaft ist. Sodann ist die konstruktive Flexibilität dadurch beschränkt, daß für die Erfüllung der Systemfunktionen in diesem Fall nur NOR-Gatter verwendet werden können. Ein weiterer Mangel besteht darin, daß in vielen Fällen nicht alle Eingänge eines Gatters verwendet werden, so daß die von nichtverwendeten Gattereingangselementen eingenommene Fläche unnötig vergeudet wird. Außerdem lassen sich mit einer Anordnung aus identitätsfesten Zellen bestimmte Schaltungsfunktionen, beispielsweise tastbare Flipflops, nicht realisieren.

Dagegen bietet die identitätsveränderliche Zelle eine solche Flexibilität hinsichtlich der Spezifikation der funktioneilen Identität einer Zelle, einer Zellengruppe, der Teile einer Zelle sowie verschiedener Kombinationen dieser Elemente, daß die funktioneile Komplexität der gesamten Anordnung stark vergrößert wird.' Es ist dabei jedoch äußerst wichtig, daß eine Zelle zur Verfügung steht, bei der die Substratfläche gut ausgenützt ist und die ausreichend vielseitige Anwendung mit genügend funktioneller Komplexität ermöglicht, so daß ihre Kosten gerechtfertigt sind.

Die Erfindung bezieht sich daher in einem ihrer Aspekte auf eine Anordnung von auf einem Substrat angebrachten Schaltungs-

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zellen, die in einer Koordinatenmatrix von Zeilen und Spalten ausgelegt sind. Jede dieser Zellen kann eine Anzahl von Halbleitergebieten eines ersten Leitungstyps enthalten, die in eine Oberfläche des Substrats aus Halbleitermaterial des anderen Leitungstyps eindiffundiert sind. Die jeweils benachbarten Zeilen der Matrix sind voneinander beabstandet, so daß zwischen ihnen Laufbahnflächen oder Schneisen bzw. Korridore gebildet werden. Eine auf dem Substrat angebrachte Mehrschicht-Leiteranordnung enthält eine erste Leiterschicht, die eine zweite Leiterschicht überlagert und von dieser durch eine Isolierschicht getrennt ist.

Gemäß einer Ausführungsform der Erfindung enthält die Zellenanordnung eine Speiseleitung, die mindestens teilweise in der ersten Leiterschicht enthalten und so angeordnet ist, daß sie den Korridoren der Anordnung in Serpentinenwindungen folgt.

Gemäß einer weiteren Ausführungsform der Erfindung ist eine Anordnung der oben beschriebenen Art vorgesehen, bei der in der ersten Substratfläche mindestens ein Gebiet aus Material des ersten Leitungstyps unter einem der Korridore ausgebildet ist, um die Überkreuzungen von Leitern zu realisieren. Dieses "mindestens eine" Gebiet dient daher zum selektiven Anschluß an längs des betreffenden Korridors geführte Leiter durch entsprechende Zugangsöffnungen in der Isolierschicht (die an sich bekannt sind).

Gemäß einem anderen Aspekt der Erfindung, der sich auf eine LSI-Anordnung von ein gemeinsames Substrat teilenden Zellen bezieht, enthält jede Zelle mindestens drei gitterisolierte Feldeffektbauelemente mit jeweils einem Gittergebiet, das von einem durch ein Quellengebiet und ein Abflußgebiet gebildeten stromführenden Kanal isoliert ist. Das erste der Bauelemente hat eine verhältnismäßig große Transkonduktanz (Übertragungsleitwert) gm, so daß es sich beispielsweise für die Verwendung als Inverter in digitalen Anwendungen der Zelle eignet. Das zweite Bauelement hat

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eine verhältnismäßig kleine Transkonduktanz gm, so daß es sich als Last für die Inverterelemente eignet. Das dritte Bauelement hat eine Transkonduktanz gm mittleren Wertes, so daß es sich als Übertragungs- oder Koppelelement in sowohl dynamischen als auch statischen Logikanwendungen eignet.

In den Zeichnungen, in denen gleiche Teile mit gleichen Bezugszeichen bezeichnet sind, zeigen:

Fig. 1 das Schaltschema der erfindungsgemäßen Standard- oder Einheitszelle unter Verwendung konventioneller Schaltsyabole;

Fig. 2 das Schaltschema der Einheitszelle nach Fig. 1 bei Verschaltung als Inverter;

Fig. 3 das Schaltschema der Einheitszelle nach Fig. 1 bei Verschaltung als zweieingängiges Logikgatter;

Fig. 4 das Schaltschema einer einbitigen Verzögerungsstufe eines dynamischen Schieberegisters;

Fig. 5 ein Zeitsteuerdiagramm für das Schieberegister nach Fig. 4;

Fig. 6 das Blockschaltschema des erfindungsgemäßen Verschaltungsmusters der LSI-Anordnung;

Fig. 7 eine Grundrißdarstellung Von vier Zellen der LSI-Anordnung nach Fig. 6 unter Veranschaulichung der erfindungsgemäßen Einheitszelle;

Fig. 8 einen Schnitt entlang der Linie M-M¹ in Fig. 7;

Fig. 9 ein Schaltschema, das den Ableitweg in einer dynamischen Logikanordnung veranschaulicht;

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Fig. 10 das Blookschaltschema einer dynamischen Logikanordnung gemäß einem weiteren Aspekt der Erfindung; und

Fig. 11 ein Zeitsteuerdiagramm für die dynamische Logikanordnung nach Fig. 10.

Die Erfindung läßt sich mit gitterisolierten Feldeffektbauelementen beliebigen Leitungstyps, die ein gemeinsames Substrat aus einem geeigneten Material wie Glas, Saphir, Halbleitermaterial und dgl. teilen,realisieren. Im vorliegenden Fall werden beispielsweise gitterisolierte Feldeffektbauelemente des Metall-Oxid-Halbleiter-Typs (MOS) vom p-Leitungstyp (p-MOS-Bauelemente) verwendet. Als Halbleitermaterial kann ein beliebiges derjenigen Materialien, die allgemein für die Herstellung von gitterisolierten Feldeffektbauelementen in der Halbleitertechnik verwendet werden, dienen. Im vorliegenden Fall ist beispielsweise vorausgesetzt, daß sämtliche Halbleitermaterialien, außer wenn anders angegeben, aus Silicium bestehen.

Fig. 1 zeigt das Schaltschema der erfindungsgemäßen Standard- oder Einheitszelle 50 unter Verwendung konventioneller Schaltsymbole. Die Einheitszelle ^O enthält zwei p-MOS-Bauelemente 20 und 21, die aufgrund ihrer verhältnismäßig großen Transkonduktanz (gm) sich als Inverterelernente eignen. Ferner enthält die Zelle 50 ein drittes p-rMOS-Bauelement 22 mit verhältnismäßig kleiner Transkonduktanz (gm). Das p-MOS-Bauelement 22 kann als Lastelement für die Inverterelemente 20 und 21 verwendet werden. Das vierte p-MOS-Bauelement 2j5, das eine Transkonduktanz (gm) mittleren Wertes hat, kann als Übertragungs- oder Koppelelement in sowohl dynamischen als auch statischen Logikanwendungen dienen.

Jedes der p-MOS-Bauelemente hat einen Kanal oder Leitungsweg, eier an seinen Enden durch ein Quellen&ebiet und ein Abflußgebiet (für uie Bauelemente 20, 21 und 22 durch angehängte Kleinbuchstaben s bzw. d bezeichnet) begrenzt ist. Beispielsweise hat

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das p-MOS-Bauelement 22 ein Quellengebiet 20s und ein Abflußgebiet 2Od, wobei diese Bezeichnungen auf der normalen Anwendung der Bauelemente 20, 21 und 22 beruhen, jedoch die Bezeichnungen für Quelle und Abfluß, jenachdem ob das Bauelement als Quellenfolger oder in Quellenschaltung arbeitet, untereinander austauschbar sind. Da das p-MOS-Bauelement 25 normalerweise als Übertragungsgatter verwendet wird, sind das Quellengebiet und das Abflußgebiet in Fig. 1 lediglich durch die Bezugsnummern 26 und bezeichnet. Außerdem hat jedes p-MOS-Bauelement ein Gittergebiet, das den betreffenden Kanal überlagert und von ihm durch eine verhältnismäßig dünne Isolierschicht isoliert ist. Das Gittergebiet ist jeweils durch den angehängten Kleinbuchstaben g bezeichnet. Beispielsweise ist das Gittergebiet des p-MOS-Bauelement s 20 mit 20g bezeichnet.

Die Einheitszelle 50 hat zwei unbedingte funktioneile Kontaktpunkte 24 und 25. Der Kontaktpunkt 24 stellt eine unbedingte oder feste Verbindung der Quellengebiete 20s und 21s dar. Der Kontakt 25 stellt eine unbedingte oder feste Verbindung des Quellengebiets 22s und des Quellen-Abflußgebietes 26 des p-MOS-Bauelements 25 dar.

Ferner sind eine Anzahl von bedingten oder wahlweise Kontaktpunkten 1-15 vorgesehen. Die bedingten Kontakte j5 und 9 sind den unbedingten Kontakten 24 bzw. 25 zugeordnet. Die bedingten Kontakte 4 und 5 sind den Abflußgebieten 2Od bzw. 21d zugeordnet. Der bedingte Kontakt 8 ist dem Quellen-Abflußgebiet 27 des p-MOS-Bauelements 2J zugeordnet. Die bedingten Kontakte 1,2,6 und 7 sind den Gittergebieten 20g, 21g, 22g bzw. 2jig zugeordnet. Die restlichen bedinten Kontakte 10, 11, 12 und IJ dienen zum Anschluß der Zelle 50 an verschiedene Speiseleitungen. Beispielsweise dienen die Kontakte 12 und 1J5 zum Anschluß, an Masse Grd bzw. an die Stromversorgung Vdd, während die Kontakte 10 und 11 zum Anschluß an zwei Taktsignalleitungen 01 bzw. 02 dienen.

Ein weiterer fester oder unbedingter funktioneller Anschluß

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28 verbindet das Abflußgebiet 22d mit der mit Vdd bezeichneten Speiseleitung.

Die Einheitszelle 50 eignet sich zur Verwendung als identitätsveränderlicher Baustein in einer LSI-Anordnung zur Realisierung gewünschter digitaler Systeme wie Addierer, Schieberegister, Zähler und anderer Logikschaltsysteme. Um ein gewünschtes System zu realisieren, gibt der Konstrukteur der Einheitszelie, einer Gruppe von Einheitszellen, Teilen von Einheitszellen oder beliebigen Kombinationen dieser Elemente eine funktioneile Identität, indem er die elektrischen oder funktioneilen Anschlüsse der bedingten oder wahlweisen Kontakte 1-13 spezifiziert. In Fig. 2,

3 und 4 sind einige Beispiele funktioneller Identitäten, die der Einheitszelle oder mehreren Einheitszellen oder Teilen derselben erteilt werden können, veranschaulicht, wobei die Speisespannung für die p-MOS-Schaltungen mit -Vdd bezeichnet ist.

Durch Verwendung des Inverterelements 20 in Verbindung mit dem Lastelement 22 kann der Einheitszelle die Identität eines Inverters gegeben werden. Dies ist in Fig. 2 für statische Logikanwendungen dadurch veranschaulicht, daß die Leitung 30 die bedingten Kontakte 3 und 12 verbindet, die Leitung 3I die Kontakte

4 und 9 verbindet und die Leitung 32 die Kontakte ö und 10 verbindet. Die Funktionstabelle in Fig. 2 gibt die Funktion der Schaltung bei dem Kontakt 1 zugeführten Eingangssignal A und von entweder dem Kontakt 4 oder dem Kontakt 9 abgenommenem Ausgangssignal Cs wieder. Und zwar ist, wenn das Eingangssignal A den hohen Pegel (H) hat, das Ausgangssignal Cs auf dem niedrigen Pegel (L). Beispielsweise kann der Pegel L dem Potential -Vdd und der Pegel H dem Potential Grd entsprechen. Umgekehrt ist, wenn das Eingangssignal A niedrig (L) ist, das Ausgangssignal Cs hoch (H). Für statische Logikanwendungen ist die Leitung 01 an eine statische Gleichspannung, z.B. entweder die Leitung -Vdd oder eine andere geeignete negative Spannung angeschlossen. Die in diesem Falle nicht verwendeten p-MOS-Bauelemente 21 und

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23 können in Verbindung mit anderen Einheitszellen der Anordnung für die Realisierung anderweitiger Funktionen verwendet werden.

Für dynamische Logikanwendungen sind mittels einer weiteren Leitung 33 die Kontakte 6 und 7 verbunden. Die TaktSignalleitung 01 wird jetzt statt mit einer statischen Gleichspannung mit einem Taktsignal gespeist, und das Ausgangssignal kann entweder vom Kontakt 8 oder vom Kontakt 9* jenachdem ob das Bauelement 23 benutzt wird, abgenommen werden. Auch in diesem Fall erfüllt die Anordnung die Funktion eines Inverters.

Fig. 3 zeigt eine weitere exemplarische funktioneile Identität für die Einheitszelle, die in diesem Falle als zweieingängiges Logikgatter ausgebildet ist. Wie in Fig. 2 sind die Last- und Übertragungselemente 22 und 23 durch die Leitungen 32 und 33 verbunden. Die Leitung 31 hat jetzt eine zusätzliche oder Hilfsleitung 3^i ^um auch den Kontakt i> mit dem Kontakt 9 zu verbinden. Wiederum verbindet die Leitung 30 die Kontakte 3 und 12. Wiederum für statische Logikanwendungen ist die Leitung 01 mit einer statischen Gleichspannung, die entweder Vdd oder eine andere geeignete Spannung sein kann, verbunden. Die Eingangssignale A und B sind den Kontakten 1 und 2 zugeführt und das statische Ausgangssignal Cs wird vom Kontakt 9 abgenommen. Die der Fig. 3 beigefügte Funktionstabelle gibt die Schaltungsfunktion wieder. Und zwar ist, wenn eines der Eingangssignale A oder B niedrig (L) ist, das Ausgangssignal Cs hoch (H). Wenn dagegen beide Eingangssignale A und B hoch (H) sind, ist das Ausgangssignal Cs niedrig (L). Ferner ist, wenn beide Eingangssignale A und B niedrig (L) sind, das Ausgangssignal Cs hoch (H). Ordnet man die Binärgrößen 1 und 0 den Pegeln H bzw. L zu, so erfüllt die Schaltung die Funktion eines NAND-Gatters. Ordnet man dagegen umgekehrt die Binärgrößen 1 und 0 den Pegeln L bzw. H zu, so erfüllt die Schaltung die Funktion eines NOR-Gatters.

Die bedingten Kontakte 6 und 7 können beide an entweder die Leitung 01 oder die Leitung 02 oder aber getrennt an diese beiden

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Leitungen angeschlossen werden. Ferner ist die Leitung 33 unnötig, wenn das Bauelement 23 nicht verwendet werden soll, wie es bei den meisten statischen und einigen dynamischen Logikanwendungen der Fall ist. Für eine typische dynamische Logikanwendung, wo das Bauelement 23 benutzt wird, kann man entweder das Ausgangssignal Cd oder das Ausgangssignal Cs verwenden.

Zur Erfüllung dynamischer Logikfunktionen mit der Einheitszelle wird mit Mehrphasen-Taktgäbe für die Lastelemente und die Übertragungselemente gearbeitet, um den Informationsfluß zu steuern und gleichzeitig die Gitterkapazitäten eines nachgeschalteten p-MOS-Bauelements für Zwecke der zeitweiligen Speicherung in noch zu beschreibender Weise auszunützen. Gerade für dynamische Logikanwendungen sind die MOS-Bauelemente häufig am besten geeignet. Die Schaltungen sind wegen des hohen Eingangswiderstands der MOS-Bauelemente einfach. Ferner wird Energie oder Leistung nur dann verbraucht, wenn das Taktsignal anwesend ist, so daß der Leistungsverbrauch geringer ist als bei gleichartigen statischen Logikanwendungen.

Die bilateralen Stromleitungseigenschaften der MOS-Bauelemente, d.h. ihre Fähigkeit, den Strom in beiden Richtungen zu leiten, und zwar insbesondere des Ubertragungsgatterelements 23* machen es möglich, daß die Gitterkapazität der nächstfolgenden Logikfunktion entweder aufgeladen oder entladen werden kann. Mit Hilfe von zwei Invertern, zwei Koppelelementen und zwei Taktgebern läßt sich eine Einbit-Verzögerungsstufe eines dynamischen Schieberegisters realisieren. Eine solche Einbitstufe eines dynamischen Schieberegisters mit zwei Standardzellen ^Oa und 50b ist in Fig. 4 gezeigt. Die Einheitszelie 50a ist als Inverter in der gleichen Weise wie der Inverter nach Fig. 2 geschaltet. Ebenso ist die Einheitszelle 50b in ähnlicher Weise als Inverter geschaltet, mit Ausnahme der Tatsache, daß die Leitung 32 weggelassen ist unü eine Leitung 3l> die Kontakte 7 und 11 verbindet. Auf diese Weise kann der Inverter der Zeile 50a mit der Taktphase 01 und (k-r Inverter der Zelle 50υ mit der Takuphase 0"d ge-

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steuert werden. Die Gitterkapazität C-20b repräsentiert die . Gitterkapazität des p-MOS-Bauelements 20b in der Zelle 50b, während die Kapazität C-20c die Gitterkapazität der nächstfolgenden Stufe (nicht gezeigt) repräsentiert. Die Ausgangskleirane Cd der Zelle 50a ist mit der Eingangsklemme 1 der Zelle 50b verbunden.

· 5 gibt das Zeitsteuerdiagramm für das dynamische Schieberegister wieder. Um einen einwandfreien Informationsfluß zu gewährleisten, haben die beiden Taktphasen niemals gleichzeitig den L-Pegel (-Vdd). Ferner muß die Kapazitatsspeicherzeitkonstante größer als das Zeitintervall zwischen den Hinterflanken von 01 und 02 oder umgekehrt, jenachdem welches am größten ist, sein. Die kleinen Stufen in den Signal verlaufen 3En+ 1/2 und Xn + 1 werden durch kapazitive Durchkopplung in den ÜbertragungBgatterelementen 23a und 2Jb beim Rückspringen des Taktimpulees auf den Η-Pegel erzeugt.

Die Arbeitsweise ist wie folgt: Das auf den L-Pegel umschaltende Taktsignal 01 schaltet die Bauelemente 22a und 23a ein. Die Gitterkapazität C-20b wird, wenn Xn den L-Pegel hat, über die Bauelemente 23a und 20a auf den Η-Pegel (örd) aufgeladen oder, wenn Xn den Η-Pegel hat, über die Bauelemente 22a und 23a auf den L-Pegel entladen. Das Taktsignal 01 schaltet auf den H-Pegel zurück und schaltet die p-MOS-Baueleraente 22a und 2> aus. Die Information bleibt in der Kapazität C-20b gespeichert.

Das Taktsignal 02 wechselt auf den L-Pegel und schaltet die Bauelemente 22b und 23b ein. Die Umkehrung oder das Komplement der in der Gitterkapazität C-20b gespeicherten information wird über das Übertragungsbauelement 23b zur Qitterkapazität C-20c übertragen. Das Taktsignal 02 kehrt auf den H-Pegel zurück und schaltet die Bauelemente 22b und 2,2b ab. Die in der Kapazität C-20C gespeicherte Information wird übertragen, wenn das Taktsignal 01 wieder auf den L-Pegel wechselt, Während einer vollen Periode eines Taktimpulses 01 und eines folgenden Taktimpulses

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02 wandert oder fließt also die Information Xn mit einer Verzögerung eines Bitintervalls vom Eingang des Bauelements 20a der Zelle 50a zur Gitterkapazität C-20c der nächstfolgenden Stufe.

Die in Fig. 2-5 veranschaulichten funktioneilen Identitäten der Einheitszelle sind hier lediglich beispielsweise angegeben, und es können auch andere Identitäten den Zellen zugewiesen werden. Beispielsweise kann man mit der Standardzelle Schaltungen realisieren, welche die EXKLUSIV-ODER-Punktion oder die EXKLUSIV-ODER-Punktion erfüllen. Andere realisierbaren Schaltungsfunktionen sind u.a. Flipflops vom Setz-Zurücksetztyp sowie tastbare Flipflops. Außer für solche digitalen Schaltungsfunktionen kann die Einheitszelle auch dafür verwendet werden, einen linearen Verstärker zu realisieren.

In Fig. 6, 7 und 8 ist die LSI-Anordnung, in der die Einheitszelle verwendbar ist, gezeigt. Fig. 8 zeigt eine Anordnung aus vier der in Fig. 6 gezeigten Einheitszellen und dient dazu, die p-MOS-Anordnung sowie das Metallisierungsschema für das zweieingängige Logikgatter nach Fig. 2 zu veranschaulichen. In Fig. sind die Einheitszellen der LSI-Anordnung in Koordinatenzeilen und -spalten ausgelegt. Jede der Einheitszellen trägt als ersten Bestandteil ihres Bezugszeichens die Nummer 50· Der zweite Teil des Bezugszeichens bezeichnet den Ort der jeweiligen Zelle in der Matrix. Und zwar bezeichnet die Ziffer der ersten Stelle die betreffende Zeile, während die Ziffer der zweiten Stelle die betreffende Spalte bezeichnet. Beispielsweise ist die Einheitszelle in der untersten Zeile und der am weitesten linken Spalte mit 50-61 bezeichnet, wobei die Ziffer 6 die sechste Zeile und die Ziffer 1 die linkeste Spalte bezeichnet.

In einer bestimmten Zellenanordnung können ein oder mehrere Zwischenräume übrigbleiben, die zu klein für eine Einheitszelle 50 sind. Diese übriggebliebenen Zwischenräume können mit speziellen Zellen ausgefüllt werden und in Fig. 6 hat die LSI-Anordnung solche anderen Zellen, beispielsweise die Zellen 511 52, 53 und

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54. Diese Zellen können beispielsweise zwei Inverterelemente' und ein Lastelement zur Verschaltung als zweieingängiges Logikgatter enthalten.

Oberhalb der ersten oder obersten Zellehzeile befindet sich eine Schneise oder ein Korridor 70-1. Weitere solche Korridore 70-2 bis 70-7 befinden sich zwischen den verschiedenen Zeilen und unterhalb der letzten oder untersten Zeile. Auf den Korridorflächen 70-2, 70-4 und 70-6 ist ein Metallisierungsmuster von Speiseleitungen angebracht, die serpentinenförmig oder S-förmig durch die Koordinatenanordnung geführt sind, so daß die sämtlichen Zellen gemeinsam sind. Zu diesen Speiseleitungen gehören eine Vdd-Leitung, eine Ord-Leitung, eine 02-Taktsignalleitung

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und zwei 01-Taktsignalleitungen. Die 01-Taktsignalleitung> sind aus später im Zusammenhang mit Fig. 7 zu erläuternden Gründen' jeweils an oder bei einer anderen Zellenzeile angeordnet. Die Korridore 70-1, 70-3, 70-5 und 70-7 dienen allgemein für Zwecke der Verschaltung der verschiedenen Einheitszellen 50.

In einer Zelle am oberen Rand der Zellenanordnung und in einer Zeile am unteren Rand der Anordnung sind eine Anzahl von Kontaktgebieten βθ für die Rand- oder äußere Verschaltung zwischen der LSI-Anordnung und anderen Bauteilen vorgesehen. Obwohl die Kontakte 60 entweder diffundiert oder als Metallstege ausgebildet sein können, sind sie für die p-M03-Anordnung vorzugsweise aus metallischem Material gefertigt. Einige der Kontakte 60 können als Eingangs/AusgangsanschlUsse der Anordnung verwendet werden, während andere dazu dienen, der Anordnung die verschiedenen Speise- und Steuerspannungen zuzuführen. Zu diesem Zweck sind die 01-TaktSignalleitungen jeweils an das mit 01 bezeichnete Kontaktplättchen angeschlossen, während die 02-Taktsignalleitung an das mit 02 bezeichnete Kontaktplättchen angeschlossen ist. Entsprechend sind die Vdd-Leitung an das mit Vdd und die Grd-Leitung an das mit Grd bezeichnete ' Kontaktplättchen angeschlossen.

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Unter jedem der Korridore befindet sich jeweils eine Anzahl von beabstandeten diffundierten Gebieten. Wie im einzelnen noch erläutert werden wird, erfüllen einige dieser Gebiete unter den Korridoren 70-2, 70-4 und 70-6 die doppelte Aufgabe eines Quellenoder Abflußgebietes in einer Zelle sowie eines diffundierten Anschlusses an die Sammeileiteranordnung. Andere der diffundierten Gebiete, bezeichnet mit 48, unterqueren im Abstand voneinander die verschiedenen Korridore, so daß Leiterkreuzungen gebildet werden. Die Zugangsöffnungen zu den verschiedenen diffundierten Gebieten sind im Aostand voneinander angeordnet, so daß die darüberliegenden metallischen Leiter zwischen ihnen in gewünschten Anordnungen geführt werden können.

Die serpentinenförmige oder S-förmige Sammeileiteranordnung für die LSI-Schaltung ist ein wichtiges Merkmal der Erfindung, indem sie metallische Verschaltungen zwischen den Zellen irgendeiner Zeile und verschiedenen der anderen Zeilen ermöglicht, so daß der höhere Widerstand und die größere Kapazität diffundierter Leitergebiete vermieden werden. Beispielsweise können die Zellen in der ersten Zeile mit den Zellen der vierten und der fünften Zeile durch lediglich metallische Leiter verbunden werden, während die Zellen der zweiten Zeile mit den Zellen der dritten und der sechsten Zeile durch lediglich metallische Leiter verbunden werden können.

Fig. 7 und δ zeigen kontruktive Einzelheiten sowohl der p-MOS-Elnheitszellen als auch der Gesamtanordnung. Fig. 7 zeigt in Draufsicht eine Vierzellengruppe entsprechend den Zellen 50-13, :>0-l4, 50-23 und 50-24 der LSI-Anordnung nach Fig. 6. Die Zelle 50-13* deren Bezugszeichen denen des Einheitszellen-Schaltschemas nach Fig. 1 entsprechen, wird zunächst anhand der Fig. 8, die einen Schnitt entlang der Linie M-M¹ in Fig. '( zeigt, beschrieben.

Die p-MOS-Einneitszelle 20-13 sowie die gesamte LSl-Anoi'dg sind auf einem n-ieitenuen Halbleitersubstrat 40 angebracht

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(Pig. 8). Durch eine Anzahl von beabstandeten p-Gebieten, die in die eine Oberfläche des Substrates 40 eindiffundiert sind, werden die p-MOS-Bauelemente sowie p-Anschlußleiter (p-Tunnelanschlüsse) gebildet. Beispielsweise bilden in Fig. 8 die diffundierten p-Gebiete 2Od und 21d die Abflußgebiete der p-MOS-Bauelemente 20 und 21, während das p-Gebiet 24 ein gemeinsames Quellengebiet für die p-MOS-Bauelemente 20 und 21 sowie einen unbedingten oder festen elektrischen Anschluß dieses Gebietes bildet. Der Zwischenraum zwischen den p-Gebieten 2Od und 24 sowie der Zwischenraum zwischen den p-Gebieten 21d und 24 bilden die Kanäle oder Leitungswege der p-MOS-Bauelemente 20 und 21.

Eine verhältnismäßig dicke (z.B. 1^000 8) Isolierschicht 41, z.B. aus Siliciumoxid, befindet sich über dem diffundierten Oberflächengebiet des Substrats 40. In der Oxidschicht 41 sind eine Anzahl von Zugangslöchern oder -durchbrüchen vorgesehen, welche die Kanäle der Bauelemente sowie einen Teil oder Teile der verschiedenen diffundierten p-Gebiete freilegen. Bei der Einheitszelle 5O-1J5 bilden diese Zugangs öffnungen die in Fig. 1 gezeigten wahlweisen oder bedingten Anschlußpunkte bzw. Kontakte, so daß sie mit den entsprechend gleichen Bezugszeichen bezeichnet sind. Bei den p-MOS-Bauelementen 20 und 21 sind die Zugangsöffnungen 4 und 5 über den Abflußgebieten 2Od bzw. 21d angeordnet, so daß sie einen Teil dieser Gebiete freilegen. Die Zugangßöffnungen 1 und 2 befinden sich über den Kanälen der beiden Bauelemente. Innerhalb der öffnungen 1 und 2 über dem Substrat 40 befinden sich verhältnismäßig dünne (z.B. 1000 8) Schichten 42 aus Oxid, welche die Gittergebiete 20g und 21g bilden.

Die anderen p-MOS-Bauelemente 22 und 2.2 sind in entsprechender Weise im η-Substrat 4o ausgebildet. Diese beiden Bauelemente teilen ein gemeinsames p-Gebiet 25, das dem unbedingten oder festen Anschluß in Fig. 1 entspricht. .

Bei in der LSI-Anordnung eingebauter Einheitszelle sind die

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effektive Beweglichkeit oder Mobilität _yu der Ladungsträger, die

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Dielektrizitätskonstante £ des Gitterübertragers und die Dicke T des Gitterisolators für sämtliche p-MOS-Elemente gleich, so daß die Transkonduktanz gm für jedes p-MOS-Element gleich der Breite dividiert durch die Länge (j) des betreffenden Kanals ist. In Fig. 7 sind diese Abmessungen 1 und w, die für jedes p-MOS-Element entsprechend definiert sind, beispielsweise für den Kanal p-MOS-Bauelements 20 angegeben. Und zwar ist die Länge 1 der Abstand zwischen den p-leitenden Abfluß- und Quellengebieten 2Od und 24, während die Breite w die Abmessung quer oder rechtwinklig zur Länge ist. Diese Kanalabmessungen w und 1 und folglich die Transkonduktanz gm der einzelnen p-MOS-Bauelemente werden durch die während der Herstellung der Anordnung verwendete Diffusionsmaske für die p-Gebiete bestimmt. Und zwar werden auf diese Weise die Transkonduktanzen gm der p-MOS-Inverterelemente 20 und 21 dadurch, daß man w groß und 1 klein macht, groß gemacht, während die Transkonduktanz gm des p-MOS-Lastelements 22 dadurch, daß man die Kanalabmessungen 1 und w relativ größer bzw. kleiner macht, klein gemacht wird.

Der Korridor 70-2 zwischen den Zellen 50-12 und 50-14 der ersten Zeile und den Zellen 50-22 und 50-24 der zweiten Zeile bildet einen Zugang zu den einzelnen Zellen von den verschiedenen Speiseleitern 01, 02, Vdd und Grd, welche die dicke Oxidschicht überlagern und längs des Korridors geführt sind. Diese Leiter bestehen imjkllgemeinen aus Metall z.B. Aluminium. Die Leiter Vdd, Grd und 02 sind in die einzelnen Zellen eingebracht, indem sie durch die Zugangsöffnungen die darunterliegenden diffundierten p-Gebiete kontaktieren und dadurch Überkreuzungsverbindungen bilden. So kontaktiert die Vdd-Leitung das p-Gebiet 28 über die Zugangsöffnung 28, die Grd-Leitung das p-Gebiet 46 über die Zugangsöffnung 44 und die 02-Leitung das p-Gebiet 47 über die Zugangsöffnung 45. In der Zeichnung sind die Zugangsöffnungen 42, 44 und 45 schraffiert dargestellt, um eine el^wtrische Verbindung oder einen elektrischen Anschluß anzudeuten. Die p-Gebiete 28, 46 und 47 verlaufen unter dem Korridor 70-2 und sind den Einheitszellen 50-12 und 50-22 gemeinsam. Es hat also in jeder Zelle das

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p-MOS-Bauelement 22 Anteil am gemeinsamen p-Gebiet 28.

Jede Zelle hat Zugang zur 01-Leitung, da an jeder Zelle eine 01-Leitung vorbeiläuft. Und zwar verläuft in Fig. 6 die oberste 01-Leitung angrenzend an die Zellen der ersten Zeile, während die unterste 01-Leitung angrenzend an die Zellen der zweiten Zeile verläuft. Die 01-Leitungen können daher durch entsprechende Metallisierung an die gewünschte Zugangsöffnung einer Zelle ohne Verwendung diffundierter p-Gebiete angeschlossen werden.

Die weiteren p-Gebiete 48, die unter dem Korridor 70-2 verlaufen, unterkreuzen die Speiseleiter, um die Zellen der ersten Zeile mit den Zellen der zweiten Zeile zu funktionellen Systemen zu verbinden. Wie man in Fig. 6 sieht, sind diese zusätzlichen p-Gebiete 48 an verschiedenen Stellen längs der Korridore 70-2, 70-4 und 70-6 sowie in bestimmter Verteilung längs der Korridore 70-1, 70-5, 70-5 und 70-7 angeordnet.

Die Zelle 50-14 der ersten Zeile in Fig. 7 hat ein exemplarisches Metallisierungsmuster für das zweieingängige Logikgatter nach Fig. ^. Die durch ausgezogene Linien dargestellten metallischen Anschlußleiter tragen die gleichen Bezugszeichen wie in Fig. 2, so daß eine weitere Beschreibung sich erübrigt.

Die LSI-Schaltungsanordnung kann nach irgendeinem geeigneten Verfahren hergestellt werden. Bei einem typischen Verfahren werden nur vier Fabrikationsmasken verwendet. Die erste Maske dient zum Eindiffundierten der p-Gebiete in das η-leitende Substrat. Sodann wird auf der die diffundierten p-Gebiete enthaltenden Substratoberfläche eine relativ dicke Oxidschicht angebracht. Danach werden mittels der zweiten Maske durch Wegätzen des Oxids die öffnungen gebildet, welche die p-Gebiete und die Gittergebiete freilegen. Sodann wird die Anordnung mit einem dünnen Oxidbelag beschichtet. Mittels der dritten Maske wird die dünne Oxidschicht in den p-Gebiet-Zugangsöffnungen weggeätzt. Schließlich werden mittels der vierten Maske die Gitter-Quellen- und Abfluß-

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metallisierungen sowie die Metallisierungsverbindungen der p-MOS-Elemente und p-Überkreuzungsgebiete gebildet. Für den Metallisierungsschritt Kann eine beliebige Anzahl von Masken verwendet werden. Beispielsweise können kritische Verschaltungen wie Quellen-, Abfluß- und Gitterkontakte sowie feste Metallanschlüsse mittels einer ersten festen Metallisierungsmaske hergestellt weraen.

Gemäß einem weiteren Aspekt der Erfindung werden die unteren Grenzen des Taktgeberfrequenzbereichs für dynamische Logikanwendungen erweitert. In Fig. 9 ist das Grundschaltschema einer MOS-Anordnung für dynamische Logikanwendungen gezeigt. Die mit INFO bezeichnete Information ist der Quelle bzw. dem Abfluß 27 eines Übertragungsgatterelements 23 zugeführt. Das Taktsignal 01 schaltet das Übertragungsgatter 2j5 ein, so dab die INFO über seinen Kanal zu einem p-MOS-Inverterelement 20 geschleust wird. Während der Zeitintervalle der Abwesenheit des Taktsignals 01 wird die INFO in der Gitterkapazität C-20 des Gitters 20g gespeichert. Die Speicherzeitkonstante in einer ρ-MOS-LSI-Anordnung ist eine Funktion der Ableitung des pn-Übergangs zwischen dem Quellen/ Abflußgebiet 2b des Eauelements 23 und dem η-Substrat. Diese Ableitung ist durch den Widerstand R zwischen Quelle/Abfluß 28 und Masse angedeutet. Im allgemeinen gilt, daß, je größer die Fläche des pn-Übergangs ist, desto kleiner der Widerstand R und desto kürzer die Speicherzeitkonstante sind. Vorzugsweise sind daher sämtliche Verbindungen zwischen dem Ausgang eines Übertragungsgatt erelements und dem Gitter eines Inverterelements durch einen metallischen Leiter statt durch ein diffundiertes Gebiet realisiert.

Jedoch ist es bei einer LSI-Anordnung nicht immer möglich, metallische Leiterverbindungen zu verwenden, da Überkreuzungsverbindungen erforderlich sein können. Das in Fig. 10 und im Zeitsteuerdiagrarnm nach Fig. 11 veranschaulichte Merkmal üer Erfindung erweitert die untere Taktgeber!'rrquenz&renze, indem von Stufen der ersten Taktgeberphase zu Stufen der zweiten Taktgeber-

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phase rein metallische Verbindungen verwendet werden, während diffundierte Verbindungen, wo erforderlich, nur von Stufen der zweiten Taktgeberphase nach Stufen der ersten Taktgeberphase verwendet werden. Außerdem wird die Zeit zwischen dem Ende der zweiten Taktgeberphase und dem Ende der ersten Taktgeberphase minimalisiert. Wie in Fig. 10 und 11 beispielsweise gezeigt, sind die Ausgänge der Stufen 80 der Taktgeberphase 01 über Metallverbindungen 81 an die Eingänge der Stufen 82 der Taktgeberphase 02 angeschlossen, während die Ausgänge der 02-Stufen

82 mit den Eingängen der 01-Stufen 80 über diffundierte Gebiete

83 verbunden sind.

In Fig. 11 ist die Zeit Ta zwischen dem Ende des 02-Taktimpulses und dem Ende des 01-Taktimpulses entsprechend der Speicherzeitkonstante der Gitterkapazität C-20 minimalisiert. wobei der Ableitwiderstand R eine Verbindung mit diffundiertem Gebiet ist. Andererseits kann die Zeit Tb zwischen dem Ende des 01-Taktimpulses und dem Ende des 02-Taktimpulses relativ länger sein (wegen des höheren Ableitwiderstands). Die Metallverbindungen 8l (niedrige Ableitpunkte) bestimmen daher im wesentlichen die minimale Taktgeberfrequenz.

Während die Erfindung vorstehend anhand der Verwendung von Einheitszellen nur eines Typs in der LSI-Anordnung erläutert wurde, kann die Anordnung auch andere Typen von Standardzellen enthalten. Beispielsweise kann die Anordnung einige Zeilen von Einheitszellen des Typs nach Fig. 1 und andere Zeilen mit anderen Einheitszellen enthalten.

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Claims

RCA 58 762
U.S.Ser.No. 648,449
Filed: June 23, I967

PATENTANSPRÜCHE

(l)yAus Einheitszellen aufgebaute LSI-Schaltung, bei der die Zellen in Koordinatenzeilen und -spalten mit zwischen Paaren benachbarte Zeilen verlaufenden Korridoren angeordnet sind und jede Zelle eine Anzahl von Halbleitergebieten eines ersten Leitungstyps enthält, die in einer Oberfläche eines Substrates aus Halbleitermaterial eines zweiten Leitungstyps unter einer Isolierschicht mit Zugangsöffnungen zu den Gebieten eindiffundiert sind und von denen wenigstens zwei Gebiete paarweise im Abstand voneinander liegen und zwischen sich einen Stromkanal bilden, dadurch gekennzeichnet , daß mindestens ein weiteres Gebiet (28) des ersten Leitungstyps (p) unter einem der Korridore (70-2) verläuft und einem Paar von Stromkanälen (zwischen 25 und 28) elektrisch gemeinsam ist, welche' sich jeweils in einer von zwei Zellen (50-13 und 5O-23) befinden, die in einer Spalte benachbart auf entgegengesetzten Seiten des einen Korridors (70-2) liegen.
2) LSI-Schaltung nach Anspruch 1, dadurch gekennzeichnet , daß die beiden in jeder Zelle paarweise angeordneten Gebiete vom ersten LeitfähigKeitstyp (p) das Quellengebiet (22s) bzw. Abflußgebiet (22d) eines Feldeffektbauelements (22) mit isolierter Steuerelektrode bilden, und daß das weitere Gebiet (28) den Quellen oder den Abflüssen der in der Spalte benachbarten Zellen gemeinsam ist.
3) LSI-Schaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet , daß. das weitere Gebiet (28) sich in die innerhalb einer Spalte benachbarten Zellen erstreckt und einstückig mit der einen Zone jeder dieser Zellen ist.

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4) LSI-Schaltung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet , daß über der Isolierschichi^jenigstens ein Leiter (Vdd) längs des einen Korridors verläuft, und daß wenigstens eine der Zugangsoffnungen (4j5) der Isolierschicht sich über dem weiteren Gebiet (28) befindet, durch welche zwischen diesem Gebiet und dem Leiter eine Verbindung herstellbar ist.

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