DE2420759A1 - Schaltungsbaustein mit variierbarer funktionsgebung - Google Patents

Schaltungsbaustein mit variierbarer funktionsgebung

Info

Publication number
DE2420759A1
DE2420759A1 DE2420759A DE2420759A DE2420759A1 DE 2420759 A1 DE2420759 A1 DE 2420759A1 DE 2420759 A DE2420759 A DE 2420759A DE 2420759 A DE2420759 A DE 2420759A DE 2420759 A1 DE2420759 A1 DE 2420759A1
Authority
DE
Germany
Prior art keywords
contact
electrodes
transistors
contacts
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE2420759A
Other languages
English (en)
Other versions
DE2420759C2 (de
Inventor
Gordon Edward Skorup
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
RCA Corp
Original Assignee
RCA Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by RCA Corp filed Critical RCA Corp
Publication of DE2420759A1 publication Critical patent/DE2420759A1/de
Application granted granted Critical
Publication of DE2420759C2 publication Critical patent/DE2420759C2/de
Expired legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/1733—Controllable logic circuits
    • H03K19/1735—Controllable logic circuits by wiring, e.g. uncommitted logic arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/923—Active solid-state devices, e.g. transistors, solid-state diodes with means to optimize electrical conductor current carrying capacity, e.g. particular conductor aspect ratio

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Mathematical Physics (AREA)
  • General Engineering & Computer Science (AREA)
  • Computing Systems (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

ROA 67,144 <-τ^ν/ χ*
G*B. Ser.No. 020550
Piled: April 30, 1973
RCA Corporation, New York, H.Y., V.St.A.
Schaltungsbaustein mit variierbarer Funktionsgebung
Die Erfindung betrifft einen Schaltungsbaustein mit variierbarer Funktionsgebung, bei dem auf einer Seite eines Körpers an einem ersten Platz entlang der Körperoberfläche eine erste Gruppe und an einem zweiten Platz entlang der Körperoberfläche eine zweite Gruppe von Transistoren mit jeweils mehreren Elektroden angeordnet sind. (Mit "variierbarer Funktionsgebung" ist hier gemeint, daß durch verschiedenartige Verschaltung der einzelnen Komponenten oder Schaltungselemente eines Bausteins vier unterschiedliche Funktionen für diesen Baustein erhalten werden können.) Die Erfindung befaßt sich außerdem mit LSI-Schaltungen (integrierten Großschaltungen), die aus solchen SchäLtungsbausteinen aufgebaut sind.
Die Herstellung einer LSI-Schaltung erfordert viele Fabrikat!onsschritte sowie die Anfertigung von jeweils verschiedenartigen Fabrikat!onsmasken für die einzelnen Fabrikationsschritte. Die Kosten eines neuen Satzes von Fabrikationsmasken für jeden neuen Schaltungsentwurf sind untragbar hoch, wenn es sich um Aufträge geringen Umfangs, d.h. um niedrige Stückzahlen handelt. Man kann die Kosten von in geringer Stück-
409845/089*
zahl hergestellten ISI-Schaltungen dadurch auf ein Minimum herabsetzen, daß man - nach der sogenannten Standards chabTonen-Methode (Master Slice approach) - die Kosten sämtlicher Fabrikationsmasken mit Ausnahme der Metallisierungsmaske, die für den letzten Fabrikationsschritt dient, auf verschiedene Funktions- oder Schaltungsentwürfe verteilt. Bei der Herstellung von LSI-Schaltungen nach dieser Methode werden für sämtliche verschiedenen Schaltungsentwürfe (Punktioneentwürfe) die gleichen Fabrikationsmasken, wie Diffusions- und Isolationsmasken, verwendet, während für jeden neuen oder andersartigen Entwurf jeweils eine andere Metallisierungsmaske erforderlich ist. Die Auslegung oder Anordnung der Komponenten oder Schaltungselemente ist genormt und liegt fest, und lediglich das Metallisierungsmuster für die endgültige Verschaltung wird für jede neue Anwendung "maßgefertigt" (extra angefertigt). Der Erfolg dieser Methode hängt davon ab, ob mit einer fest gegebenen Anordnung von Komponenten oder Schaltungselementen eine genügende Anzahl von unterschiedlichen Schaltungsausführungen mit ausreichender funktionaler Vielseitigkeit realisiert werden kann, um einen wirtschaftlichen Nutzeffekt aus den verteilten Fabrikationskosten zu ziehen. Es ist daher wichtig, daß man die Schaltungselemente so auslegt oder anordnet, daß nicht nur die Schaltungsplättchen- oder Substratfläche möglichst gut ausgenützt, sondern auch eine ausreichende konstruktionelle Flexibilität erzielt wird, um eine angemessene Anzahl von unterschiedlichen Schaltungsausführungen mit genügender funktionaler Vielseitigkeit zu gewährleisten.
Nach der erwähnten Methode ist die LSI-Schaltung im allgemeinen so organisiert, daß die Komponenten oder Schaltungselemente zu einer Anordnung von im wesentlichen identischen Schaltungszellen oder -bausteinen von entweder fester oder variierbarer Funktionsgebung (funktionaler Identität) zusammengefaßt sind. Der in seiner Funktionsgebung variierbare Schaltungsbaustein bietet dem Schaltungs- oder Anwendungstechniker die Flexibilität, die Funktion eines Bausteins, einer Gruppe von Bausteinen, eines oder mehrerer Teile eines Bausteins und
409845/089$
verschiedener Kombinationen derselben nach Bedarf zu bestimmen, so daß sich die funktionale Vielseitigkeit der LSI-Schaltung stark erhöht.
Der Erfindung liegt die Aufgabe zugrunde, einen Schaltungsbaustein zu schaffen, bei dem nicht nur die Substratoder Plättchenfläche gut ausgenützt wird, sondern mit dem sich auch genügend unterschiedliche Schaltungsausführungen mit ausreichender funktionaler Vielseitigkeit realisieren lassen, um die Herstellungskosten zu rechtfertigen.
Ein Schaltungsbaustein der eingangs genannten Art ist erfindungsgemäß dadurch gekennzeichnet, daß auf der Körperoberfläche in der Nähe des ersten Platzes ein erster Speisekontakt und in der Nähe des zweiten Platzes ein zweiter Speisekontakt zum Anlegen einer Betriebsspannung angebracht sind und daß der erste Speisekontakt und die Elektroden der ersten Transistorgruppe in einem Muster angeordnet sind, das in bezug auf eine gegebene Drehungsachse symmetrisch zu dem Muster ist, in dem der zweite Speisekontakt und die Elektroden der zweiten Transistorgruppe angeordnet sind.
Gemäß einer Ausführungsform der Erfindung enthält der in seiner Punktionsgebung variierbare Schaltungsbaustein eine erste Gruppe von Transistoren eines ersten Leitungstyps und eine zweite Gruppe von Transistoren eines zweiten Leitungstyps. Jeder der Transistoren hat einen stromleitenden Kanal und eine Steuerelektrode zum Steuern der Leitfähigkeit des Kanals. Die Kanäle der Transistoren des ersten Leitungstyps sowie die Kanäle der Transistoren des zweiten Leitungstyps sind jeweils Ende an Ende miteinander verbunden. Die Enden jedes Transistorkanals sind an zwei verschiedene bedingte oder wahlweise Kontakte angeschlossen, und zwar die benachbarten Enden benachbarter Kanäle jeweils an den selben Kontakt. Diese Kontakte sind bedingt, da ihre "Funktion erst beim abschließenden Metallisierungsschritt festgelegt wird. Der Schaltungsbaustein enthält außerdem einen ersten Speisekontakt für die erste Transistorgruppe und einen zweiten Speisekontakt für die zweite Transistorgruppe.
4G9845/0899
Die Anordnung des ersten Speisekontakts und der Kontakte für die erste Transistorgruppe ist in bezug auf eine Symmetrieebene zwischen den beiden Transistorgruppen spiegelbildlich zur Anordnung des zweiten Speisekontakts und der Kontakte für die zweite Transistorgruppe.
Die entlang eines Körpers mit einer Oberfläche angeordneten Transistoren des ersten und des zweiten Leitungstyps weisen vorzugsweise beabstandete dotierte Gebiete auf, die jeweils benachbarten Transistoren des selben Leitungstyps gemeinsam sind. Zwei beabstandete Gebiete bilden jeweils die Enden des Kanals eines Transistors. Mit jedem der dotierten Gebiete sind auf der Oberfläche angebrachte Kontakte verbunden, und zusätzliche Kontakte auf der Oberfläche zwischen den dotierten Gebieten bilden die Steuerelektroden der Transistoren.
Ferner ist vorzugsweise entlang der Symmetrieebene des Schaltungsbausteins ein dotiertes Gebiet oder Tunnel angeordnet. Der Tunnel hat Zugangsstellen, um die Verschaltung der Komponenten eines Baröeins oder mehrerer Bausteine mit einem Minimum an Metall- oder Leiterbahnen zu ermöglichen.
Die Erfindung wird nachstehend an Hand der Zeichnung, in deren Figuren gleiche Teile jeweils mit gleichen Bezugszeichen bezeichnet sind, im einzelnen erläutert. Es zeigen:
Figur 1 in Draufsicht einen in seiner Funktionsgebung variierbaren Schaltungsbaustein gemäß einer Ausführungsform der Erfindung»
Figur 2, 3, 4 und 5 Quersehnittsdaistellungen von Teilen des Schaltungsbausteins nach Figur 1;
Figur 6 ein Schaltschema der aktiven Komponenten des Schaltungsbausteins nach Figur 1;
Figur 7A in Draufsicht einen erfindungsgemäßen Schaltungsbaustein mit Metallisierung unter Bildung eines NAND-Gliedes mit zwei Eingängen;
409845/0899
Figur 7B das Schaltschema des NAND-Gliedes nach Figur 7A;
Figur 8A in Draufsicht einen erfindungsgemäßen Schaltungsbaustein mit Metallisierung unter Bildung eines NOR-Gliedes mit zwei Eingängen;
Figur 8B das Schaltschema des-NOR-Gliedes nach Figur 8A;
Figur 9A in Draufsicht einen erfindungsgemäßen Schaltungsbaustein mit Metallisierung unter Bildung eines NAND-Gliedes mit drei Eingängen;
Figur 9B das Schaltschema des NAND-Gliedes nach Figur 9A;
Figur 1OA in Draufsicht einen erfindungsgemäßen Schaltungsbaustein mit Metallisierung unter,Bildung eines NOR-Gliedes mit drei Eingängen;
Figur 1OB das Schaltschema des NOR-Gliedes nach Figur 10A5 und
Figur 11 in Draufsicht eine aus erfindungsgemäßen Schaltungsbausteinen zusammengesetzte LSI-Schaltung.
Bei den nachstehend beschriebenen Ausführungsbeispielender Erfindung werden Isolierschicht-Feldeffekttransistoren vom Anreicherungstyp, die in Silicium-Grundmaterial ausgebildet sind, verwendet. Bei den in den Figuren dargestellten Isolierschicht-Feldeffekttransistoren, die jeweils ein metallisches Gatt auf der Oxyd-Isolierschicht aufweisen, handelt es sich um sogenannte MOS-Transistoren (MOS = Metall-Oxyd-Halbleiter). Man kann jedoch statt Metall auch Polysilicium verwenden, und man kann die Transistoren auf einer Isolierunterlage wie z.B. Saphir ausbilden. Auch andere Arten von Transistoren, beispielsweise Verarmungs-Isolierschicht-Feldeffekttransistoren, Bipolartransistoren oder Sperrsdußht-Feldeffekttransistoren, können für den erfindungsgemäßen Schaltungsbaustein verwendet werden.
Zum besseren Verständnis der nachstehenden Erläuterung wird zunächst auf zwei wichtige Eigenschaften von Isolierschicht-Feldeffekttransistoren hingewiesen:
1. Ein Isolierschicht-Feldeffekttransistor hat eine erste,
409845/0899
als Emitter oder Source bezeichnete Zone und eine zweite, als Kollektor oder Drain bezeichnete Zone, welche die Enden eines stromleitenden Kanals bilden, sowie eine Steuerelektrode (Gatt), deren angelegte Spannung die Leitfähigkeit des Kanals bestimmt. Beim P-Kanal-Isolierschicht-Feldeffekttransistor ist die Emitterzone als diejenige der Zonen definiert, an der die am meisten positive Spannung liegt, beim N-Kanal-Isolierschicht-Feldeffekttransistor ist die Emitterzone, als diejenige Zone definiert, an der die am wenigsten positive Spannung liegt.
2. Der Isolierschicht-Feldeffekttransistor ist bidirektional in dem Sinne, daß im Kanal ein Strom in sowohl der einen als auch der anderen Richtung fließen kann und daß jede der beiden Zonen entweder als Emitter oder als Kollektor betrieben werden kann.
Erfindungsgemäß wird von diesen Eigenschaften Gebrauch gemacht, um in ihrer Funktionsgebung variierbare Schaltungsbausteine zu erhalten.
''Figur 1 veranschaulicht die Auslegung einer Zelle oder eines Schaltungsbausteins 10. Jeder Schaltungsbaustein hat eine horizontale Symmetrieachse (Achse 11), auf deren einer Seite die Metallkontakte und Gatt-Elektroden für zwei Transistoren (P1, P2) mit P-Kanal und auf deren anderer Seite die Metallkontakte und Gatt-Elektroden für zwei Transistoren (U1, N2) mit N-Kanal angeordnet sind. Außerdem sind Kontakte (33 und 35) für die Energieversorgung des Bausteins sowie Tunnelgebiete 37, 43, 43', 45 und 45' für die Verschaltung der Komponenten oder Bauelemente des Bausteins vorgesehen. Durch die Achse 11 ist die horizontale Symmetrieebene des Bausteins festgelegt. Die Kontakte und Tunnels auf der einen Seite des Bausteins sind spiegelbildlich zu denen auf der anderen Seite des Bausteins, wenn man diesen um die Achse 11 klappt oder faltet. Die Achse 9 bildet die vertikale Symmetrieachse des Bausteins. Die Kontakte auf der einen Seite der Achse 9 sind spiegelbildlich zu denen auf der anderen Seite, wenn man den Baustein um die Achse 9 klappt oder faltet.
409845/0899
Vor einer eingehenden Erläuterung der Figur 1 soll zunächst an Hand der Figuren 2 und 3, die Teile des Bausteins 10 nach Figur 1 im Querschnitt darstellen, der Aufbau sowie eine typische Herstellungsmethode für die Transistoren P1 und P2 bzw. die Transistoren N1 und N2 erläutert werden.
Wie in Figur 2 gezeigt, weist der Schaltungsbaustein 10 einen Körper 58 aus Halbleitermaterial eines ersten Leitungstyps (N-Typ) mit einer Oberfläche 60 auf. Durch Eindiffundieren von beabstandeten dotierten Gebieten (62, 64, 66) eines zweiten Leitungstyps (P-Typ) in den Körper 58 an dessen Oberfläche werden die P-Kanal-Transistoren P1 und P2 gebildet. Die Gebiete 62 und 64 bilden die Enden des Kanals des Transistors P1, und die Gebiete 64 und 66 bilden die Enden des Kanals des Transistors P2. Die voneinander beabstandeten Gebiete bilden die Emitter- und Kollektorzonen der Transistoren.
Nach Figur 3 werden die Transistoren N1 und N2 durch Eindiffundieren eines Wannengebietes 68 vom P-Leitungstyp in den Halbleiterkörper 58 gebildet. Innerhalb des Wannengebietes werden in dessen Oberfläche beabstandete Gebiete 70, 72 und 74 vom N+-leitungstyp eindiffundiert. Die Gebiete 70 und 72 bilden die Enden des Kanals des Transistors N1, und die Gebiete 72 und 74 bilden die Enden des Kanals des Transistors N2.
Nach Figur 2 und 3 ist auf der Oberfläche 60 des Halbleiterkörpers 58 eine Isolierschicht (Oxydschicht) 76 angebracht. Über dem Zwischenraum zwischen jeweils zwei dotierten Gebieten sind Elektroden 15, 19, 25 und 29 angebracht, die aus Metall oder einem anderen leitermaterial bestehen können und als Gatt- oder Steuerelektroden dienen. Im vorliegenden Fall wird der Einfachheit halber die Gatt-Elektrode ebenfalls als ein "Kontakt" bezeichnet. Die Emitter- und Kollektor-Elektroden (13, 17, 21, 23, 27 und 31) werden durch leitermaterial gebildet, das durch löcher in der Oxydschicht über den dotierten Gebieten die Emitter- und Kollektorzonen kontaktiert. Diese Elektroden werden in der vorliegenden Beschreibung ebenfalls als "Kontakte" bezeichnet.
409845/0899
Wie in Figur 2 und 3 gezeigt, hat jedes Transistorpaar ein gemeinsames Gebiet (64-, 72). Stattdessen kann jedoch, jeder Transistor eines Paares auch zwei getrennte Gebiete haben, die den Emitter und den Kollektor bilden und von denen das eine zusammen mit dem entsprechenden Gebiet des anderen Transistors des Paares an einen gemeinsamen Kontakt (z.B. 17) angeschlossen ist.
In Figur 1 ist der Mitte-Mitte-Abstand zwischen den Kontakten für die Kollektoren, Emitter und Gatts der Transistoren festgelegt, und zwar auf eine Strecke d oder ein ganzzahliges Vielfaches davon. Die Kontaktreihe für die P-Kanal-Transistoren enthält die Kontakte 13, 15, 17, 19 und 21. Die Kontaktreihe für die U-Kanal-Transistoren enthält die Kontakte 23, 25, 27, 29und 31. Die Kontakte 13, 17 und 21 sowie die Kontakte 23, 27 und 31 können je nach der Polarität der angelegten Spannung und/oder der endgültigen Metallisierung des Bausteins entweder als Emitter- oder als Kollektor-Elektroden arbeiten. Die Kontakte 13 und 23, die Gatt-Kontakte 15 und 25, die Kontakte 17 und 27, die Kontakte 19 und 29 sowie die Kontakte 21 und 31 liegen jeweils auf je einer gemeinsamen Vertikallinie.
Die Kontakte 33 und 35 dienen zum Anlegen von Betriebsspannungen von +V, Volt bzw. -V Volt. Wie in Figur 4 gezeigt, werden die Betriebsspannungen (+V, und -V) jeweils den Sub-
Cl S
straten zugeleitet, in denen die Transistoren ausgebildet sind. Die Kontakte 33 und 35 kontaktieren die Substratgebiete, über denen sie angebracht sind, durch Löcher in der Oxydschicht auf dem Substrat. Die Kontakte 33 und 35 sowie die anderen Kontakte bestehen aus verhältnismäßig hochleitendem Material, beispielsweise Metall oder Polysilicium. Dank der Verwendung von Speisekontakten (Energieversorgungskontakten) mit beschränkter Oberfläche, verglichen mit über die Länge des Bausteins geführten Speiseleitern, kann man Metall- oder Leiterbahnen für die Verschaltung des Bausteins oder Teilen des Bausteins oder eines Bausteins mit anderen Bausteinen geeignet anbringen, ohne daß die Speiseleiter dabei allzu sehr im Wege sind. Wie in Figur 1 gezeigt, liegen der Kontakt 33 über dem Kontakt 17 und der
409845/0899
Kontakt 35 unter dem Kontakt 27. Die Kontakte 33, 35, 17 und liegen auf der selben Vertikallinie, die die vertikale Mittellinie und Symmetrieachse des Bausteins bildet*
Jeder Baustein hat fünf Tunnels. Die Tunnels, von denen einer in !Figur 5 gezeigt ist, sind diffundierte Gebiete vom N- oder P-Leitungstyp, die unter der Oberfläche der Anordnung verlaufen. Die Zugangslöcher für die Tunnelgebiete sind mit Metall bedeckt, um die diffundierten Gebiete zu kontaktieren.
In Eigur 1 sind die Zugangs- oder Anschlußkontakte für die Tunnelgebiete durch kleine Kreise und die Tunnels durch gestrichelte linien angedeutet. Ein solches Tunnelgebiet 37 vom P-Typ verläuft längs der Achse 11 und hat einen Zugangspunkt oder Anschlußkontakt 39 auf der selben Vertikallinie wie die Kontakte 13 und 23 sowie einen weiteren Zugangspunkt oder Anschlußkontakt 41 auf der selben Vertikallinie wie die Kontakte 21 und 31. Das Tunnelgebiet 37 ist äußerst wichtig, indem es ermöglicht, daß die Endkontakte (13 und 21 oder 23 und 31) eines Transistorpaares eines Bausteins zusammengeschaltet und/oder mit Kontakten des anderen Transistorpaares eines Bausteins ohne ausgedehnte Metall- oder Leiterbahnen verbunden werden können. Zwei weitere Tunnelgebiete 43 und 43' aus P-Material sind über den Kontakten 13 bzw. 21 sowie jeweils auf der selben Vertikallinie wie diese Kontakte angeordnet. Zwei Tunnelgebiete 45 und 45' sind unter den Kontakten 23 bzw. 31 sowie jeweils auf der selben Vertikallinie wie diese Kontakte vorgesehen. Mit Hilfe der Tunnels können Elemente oder Komponenten des Bausteins oder mehrerer Bausteine untereinander verbunden werden, ohne daß dazu lange Metallbahnen auf der Oberfläche der Anordnung oder des Bausteins erforderlich sind. Das heißt, die Tunnels stellen Über- oder Unterführungen dar, durch die zwei Verschaltungsebenen geschaffen werden. Die Tunnelgebiete können von beliebigem leitungstyp sein und aus PdLysilicium oder Metall bestehen.
Der Standard-Schaltungsbaustein 10 v/eist somit ein festes Metellkontaktmuster mit den Gatt-, Emitter- und Kollektorkontakten sowie den Speisekontakten und den Ansciilußkouoakten für
409845/0899
die Tunnelgebiete auf.
Figur 6 zeigt schaltsehematisch die aktiven Schaltungselemente jedes Bausteins. Jeder Schaltungsbaustein enthält zwei P-Kanal-Isolierschieht-Feldeffekttransistoren (P1f P2) und zwei N-Kanal-Isoliersohicht-Feldeffekttransistoren (Fl, N2). Jeder Isolierschicht-Feldeffekttransistor hat einen Kanal, dessen beide Enden durch die Emitterzone und die Kollektorzone (S/D) gebildet werden, sowie eine Steuerelektrode. Der Transistor P1 ist mit dem einen Ende seines Kanals an den Kontakt 13 und mit dem anderen Ende seines Kanals an den Kontakt 17 sowie mit seinem Gatt an den Kontakt 15 angeschlossen. Der Transistor P2 ist mit dem einen Ende seines Kanals an den Kontakt 17, mit dem anderen Ende seines Kanals an den Kontakt 21 und mit seinem Gatt an den Kontakt 19 angeschlossen. Der Transistor If1 ist mit dem einen Ende seines Kanals an den Kontakt 23, mit dem anderen Ende seines Kanals an den Kontakt 27 und mit seinem Gatt an den Kontakt 25 angeschlossen. Der Transistor Ή2 ist mit dem einen Ende seines Kanals an den Kontakt 27, mit dem anderen Ende seines Kanals an den Kontakt 31 und mit seinem Gatt an den Kontakt 29 angeschlossen. Außerdem hat, wie gezeigt, jeder Baustein Kontakte 33 und 35 für das Anlegen der Betriebsspannung von +V^ Volt bzw. -V Volt.
Die Kontakte 33 und 35 sind unbedingt oder festgelegt, nämlich in ihren Punktionen als Speise- oder Energieversorgungsanschlüsse. Die Gatt-Kontakte sind ebenfalls unbedingt oder festgelegt, indem sie stets als Steuerelektroden dienen.
Die Emitter/Kollektor-Kontakte sind bedingt oder wahlweise, indem die Funktionen der betreffenden Gebiete oder Zonen erst dann bestimmt und festgelegt werden, wenn dem Baustein ein Verschaltungsmuster oder -schema gegeben wird. Das heißt, diese Kontakte können entweder als Emitter- oder al3 Kollektorelektrode arbeiten, je nachdem, wie oder wo sie angeschlossen werden.
Beispielsweise kann, wie in Eigur 2, 3 und β gezeigt, der Kontakt 17 mit dem Kontakt 33 verbimden werden, in welchem EaIl
40984570899
der Eontakt 17 als Emitterelektrode und das Gebiet 64 als gemeinsame Emitterzone für die Transistoren P1 und P2 dienen. Die Gebiete 62 und 66 und die Eontakte 13 und 21 dienen dann als Kollektorzonen bzw. Eollektorkontakte für die Transistoren P1 und P2. Stattdessen kann man aber auch den Eontakt 13 mit dem Kontakt 33 verbinden,- in welchem Falle das Gebiet 62 und der Kontakt 13 als Emitterzone bzw. Emitterkontakt für den Transistor P1 dienen. Das Gebiet 64 dient dann als Kollektorzone für den Transistor P1 und als Emitterzone für den Transistor P2, und das Gebiet 66 dient als Kollektorzone des Transistors P2. Verbindet man stattdessen den Eontakt 21 mit dem Eontakt 33, so dienen das Gebiet 66 als Emitterzone des Transistors P2, das Gebiet 64 als Kollektorzone des Transistors P2 und als Emitterzone des Transistors P1 und das Gebiet 62 als Eollektorzone des Transistors P1. Verbindet man die Eontakte 13 und 21 miteinander, bei mit dem Eontakt 33 verbundenem oder nicht verbundenem Eontakt 17, so werden die Eanäle der Transistoren P1 und P2 parallel geschaltet.
Verbindet man den Eontakt 27 mit dem Eontakt 35, so arbeiten das Gebiet 72 und der Eontakt 27 als Emitterzone bzw. Emitterelektrode der Transistoren ΪΠ und U2 und die Gebiete und 74 als Kollektorgebiete der Transistoren ΗΊ bzw. H2. Die Kontakte 23 und 31 bilden in diesem Pall die Kollektorelektroden der Transistoren "HI bzw. N2. Verbindet man dagegen den Kontakt 23 mit dem Kontakt 35, so arbeiten das Gebiet 70 als Emitter des Transistors ΪΪ1, das Gebiet 72 als Kollektor des Transistors F1 und als Emitter des Transistors N2 und das Gebiet 74 als Kollektor des Transistors N2. Verbindet man den Kontakt 31 mit dem Kontakt 35, so werden das Gebiet 74 die Emitterelektrode des Transistors N2, das Gebiet 72 der Kollektor des Transistors Ή2 und der Emitter des Transistors N1 und das Gebiet 70 der Kollektor des Transistors H1. Auch können bei den Bauelementen vom P-Typ die Transistoren ohne Anschluß an einen Speisekontakt untereinander verbunden werden. Durch Verbinden des Kontaktes 23 mit dem Kontakt 31 können die Kanäle der Transistoren ΪΠ und N2 parallelgeschaltet werden. In diesem Pail kann dem Eontakt
409845/0899
ein Signal zugeleitet und von den zusammengeschalteten Kontakten 23 und 31 ein Ausgangssignal abgenommen werden.
Es wird jetzt gezeigt, daß die Transistoren eines Bausteins untereinander öder mit Transistoren anderer Bausteine auf die unterschiedlichste Weise verschaltet werden können, so daß eine Vielzahl von unterschiedlichen Logik- oder Schaltfunktionen realisiert werden kann.
Figur 7A zeigt einen Baustein mit Verschaltung zu einem ITAND-Glied mit zwei Eingängen. Das "maßgefertigte11 oder individuelle Metallisierungsmuster ist durch die ausgezogenen schwarzen Linien angedeutet. In Figur 7A ist der Kontakt 17 mit dem Kontakt 33 verbunden und dient als Emitterelektrode der Transistoren P1 und P2. Die Kontakte 13 und 21, die als Kollektorelektroden der Transistoren P1 und P2 dienen, sind mit den beiden Enden des Tunnelgebietes 37 verbunden. Die Transistoren P1 und P2 sind somit parallelgeschaltet. Das mit E bezeichnete Ende 41 des Tunnels 37 ist mit dem Kontakt 31 verbunden, der als Kollektorelektrode des Transistors ΕΓ2 dient. Den zusammengeschalteten Gatt-Kontakten 15 und 25 wird ein mit A bezeichnetes Signal zugeleitet. Den zusammengeschalteten Gatt-Kontakten 19 und 29 wird ein mit B bezeichnetes Signal zugeleitet. Der Kontakt 23 ist mit dem Kontakt 35 verbunden und dient als Emitterelektrode des Transistors N1. Der Kontakt 27 dient als Kollektorelektrode des Transistors 111 und als Emitterelektrode des Transistors N2. Aufgrund des Vorhandenseins des Tunnels 37 können die Kontakte 13, 21 und 31 durch drei kurze Metallbahnen untereinander verbunden werden.
Figur 7B zeigt das Schaltschema des Schaltkreises nach Figur 7A. In Figur 7B liegen die Kanäle der Transistoren P1 und P2 parallel zwischen dem Kontakt 33 und dem Ausgangsanschluß E, während die Kanäle der Transistoren N1 und N2 in Reihe zwischen dem Ausgangsanschluß E und dem Kontakt 35 liegen. Die Gatt-Elektroden der Transistoren P1 und Έ1 sowie die Gatt-Elektroden der Transistoren P2 und N2 sind jeweils zusammengesehaltet.
409845/0899
Bei der Erläuterung der Wirkungsweise dieser und der noch zu böschrieibenden anderen Schaltungsanordnungen werden die Schaltfünktiohen mit Hilfe der positiven Logik definiert. Das heißt* der am meisten positive Signalpegel (+V) ist als binäre "1" oder "hoch" definiert, und der am meisten negative Signalpegel (-V) ist als binäre "0" oder "niedrig" definiert. Der Einfachheit halber sei angenommen, daß +V^ gleich +V und -V gleich -V sind.
In I1IgUr 7B werden den Gatt-Elektroden der Transistoren P1 und N1 ein Signal A und den Gatt-Elektroden der Transistoren P2 und N2 ein Signal B zugeleitet. Es sei ferner vorausgesetzt, daß +V Volt am Kontakt 33 und -V Volt am Kontakt 35 liegen. Das Signal am Ausgangsanschluß E ist hoch, wenn eines oder beide der Signale A und B niedrig sind, während es dann und nur dann niedrig ist, wenn sowohl A als auch B hoch sind. Der Schaltkreis nach Figur 7A und 7B ist somit ein NAND-Glied mit zwei Eingängen.
Dreht oder spiegelt man das individuelle Metallisierungsmuster nach Figur 7A um die horizontale Achse 11, so entsteht das Verschaltungsschema nach Figur 8A. In Figur 8A ist der Baustein zu einem NOE-GIied mit zwei Eingängen verschaltet. Der mit dem Kontakt 33 verbundene Kontakt 13 dient als Emitterelektrode. Wie in Figur 7A sind die Gatt-Elektroden 15 und 25 sowie die Gatt-Elektroden 19 und 29 jeweils zusammengeschaltet. Der Kontakt 17 dient als Kollektorelektrode des Transistors P1 und als Emitterelektrode des Transistors P2. Der Kontakt 21 bildet die Kollektorelektrode des Transistors P2 und ist durch eine Metallbahn mit dem Kontakt 31 sowie über den Tunnel 37 mit dem Kontakt 23 verbunden. Der Kontakt 37 ist mit dem Kontakt 35 verbunden. Somit liegen, wie in dem dazugehörigen Schaltschema nach Figur 8B gezeigt, die Transistoren P1 und P2 jetzt in Reihe zwischen dem Kontakt 33 und dem Anschluß 41 (E), während die Transistoren N1 und N2 parallel zwischen dem Anschluß 41 und dem Kontakt 35 liegen.
In struktureller und schaltungsmäßiger Hinsicht hat die
Verdrehung des Metallisierungsmusters zur Folge, daß in Figur
8A und 8B diejenigen Komponenten, die in Figur 7A und 7B parallel liegen, in Eeihe und diejenigen Komponenten, die in Figur 7A und 7B in Eeihe liegen, parallel geschaltet sind. Daraus ergibt sich als wichtiger Gesichtspunkt, daß aufgrund der Symmetrie des Bausteins eine einzige Metallisierungsmaske für die Herstellung der beiden verschiedenen Verschaltungsmuster verwendet werden kann.
Im Schaltkreis nach Figur'8A und 8B ist das Ausgangssignal am Anschluß E dann und nur dann hoch, wenn A und B niedrig sind. Wenn eines oder beide der Signale A und B hoch sind, so ist das Ausgangssignal bei E niedrig. Funktionsmäßig ist der Schaltkreis nach Figur 8A und 8B ein NOR-Glied mit zwei Eingängen. Die NOMPunktion ist die Dualfunktion zur NAND-Funktion. Somit kann aufgrund der Symmetrie des Bausteins dadurch, daß man ein Metallisierungsmuster des Bausteins, das eine gegebene Schaltfunktion (NAKD) ergibt, um die horizontale Symmetrieachse des Bausteins verdreht, die Dualfunktion (NOR) zur gegebenen Schaltfunktion erhalten.
Figur 9 und 10 veranschaulichen, daß mehrere Bausteine und/ oder Teile änes Bausteins zu einem Verknüpfungsglied metallisiert werden können und daß durch Drehen des eine gegebene Schaltfunktion erzeugenden Metallisierungsmusters um die Symmetrieachse des Bausteins oder der Bausteine eine auf die gegebene Sehaltfunktion bezogene Schaltfunktion erhalten werden kann.
Figur 9A und 9B zeigen die Auslegung bzw. das Schaltschema für ein NAND-Glied mit drei Eingängen. In Figur 9A sieht man, daß ein Baustein 10 und ein Teil eines zweiten Bausteins 10a zu dem NAND-Glied mit drei Eingängen verschaltet sind. Schaltungselemente des Bausteins 10a, die denen des Bausteins 10 entsprechen, sind mit der gleichen Bezugsnummer und dem angehängten Kleinbuchstaben a bezeichnet. Der übrige Teil des Bausteins 10a, d.h. derjenige Teil, der nicht zum NAND-Glied mit drei Eingängen gehört, kann für den Aufbau eines komplementären Inversionsgliedes 11 verwendet werden. Das Inversionsglied 11 enthält die Transistoren P2a und N2a, die mit ihren Kanälen
" Pi /*■■■ Q
Lj ti SÖ
in Heine zwischen die Kontakte 33a und 35a geschaltet und mit ihren Gatt-Elektroden 19a, 29a zusammengesehaltet sind. Die Kontakte 17 und 17a sind mit den Kontakten 33 bzw. 33a verbunden. Die Kontakte 17 und 17a dienen als Emitterelektroden für die Transistoren P1, P2 und Pia. Die Kontakte 13 und 21 sind zusammengeschaltet, und der Kontakt 13a, der als Kollektorelektrode des Transistors Pia dient, ist über eine Metallbahn mit dem Kontakt 21 verbunden. Die Transistoren P1, P2 und Pia liegen somit parallel zwischen den Kontakten 33, 33a und dem Ausgangsanschluß 41 (E). Die Transistoren N1, N2 und NIa liegen mit ihren Kanälen in Reihe zwischen dem Tunnelanschluß 39 und dem Kontakt 35a. Dies ist dadurch erreicht, daß der Kontakt 31 mit dem Kontakt 23a und der Kontakt 27a mit dem Kontakt 35a verbunden sind. Figur 9B zeigt das Schaltschema der Verschaltungsanordnung nach Figur 9A. Die Transistoren P1, P2 und Pia liegen mit ihren Kanälen parallel zwischen dem-positiven Speiseanschluß und dem Ausgangsanschluß 39. Schaltschematisch können die Anschlüsse 39 und 41 als ein gemeinsamer Schaltungspunkt sowie die Kontakte 35 und 35a bzw. 33 und 33a als gemeinsame Schaltungspunkte aufgefaßt werden. Die Transistoren N1, N2 und N1a liegen mit ihren Kanälen in Reihe zwischen dem Ausgangsanschluß 39 und dem negativen Speiseanschluß 35a. Außerdem zeigt Figur 9B das vom NAND-Glied unabhängige Inversionsglied 11. Es sei angenommen, daß Signale A, B und C den Gatt-Elektroden 15 und 25, 19 und 29 bzw. 15a und 25a zugeleitet werden. Das Ausgangssignal E erfüllt dann die Gleichung E = ABG.
Dreht man das individuelle Metallisierungsmuster nach Figur 9A um die horizontale Symmetrieachse 11, so entsteht das Verschaltungsschema nach Figur 1OA. In der Anordnung nach Figur 1OA sind die Kontakte 27 und 27a mit den Kontakten 35 bzw. 35a verbunden. Der Kontakt 23a ist mit dem Kontakt 31 verbunden, der seinerseits über den Tunnel 37 mit dem Kontakt 23 verbunden ist. Somit liegen, wie in Figur 1OB gezeigt, die Transistoren N1, N2 und NTa parallel zwischen dem jeweiligen Speisekontakt 35 bzw. 35a und den Ausgangsanschlüssen 39, 41. Der Kontakt 17a ist mit dem Kontakt 33a verbunden, und der Kontakt 13a ist mit
409845/0899
242075t
dem Kontakt 21 verbunden, wobei der Kontakt 13 mit dem Kontakt 39 verbunden ist. Die Transistoren PTa, P2 und P1 liegen somit in Seihe, wie in Figur TOB gezeigt. Außerdem sind in Figur 1OB, ebenso wie in Figur 9A, die Kontakte 19ä und 29a sowie die Kontakte 21a und 31a jeweils zusammengeschaltet. Somit ist das Inversionsglied 11 nach Figur TOA und TOB identisch mit dem nach Figur 9A und 9B,
Es sei wiederum angenommen, daß Signale A, B und C den Gatt-Elektroden 15 und 25, 19 und 29 bzw, 15a und 25a zugeleitet werden. Das Ausgangssignal am Anschluß 39, 41 genügt dann der' Gleichung: S = A-fB+G. Bekanntlieh stellt der Schaltkreis nach Figur TOB ein UOE-Glied mit drei Eingängen dar, wobei die MOE-Funktion die Dualfunktion zur ITAND-Funktion ist,
Die Verdrehung des individuellen Metallisierungsmusters um die horizontale Symmetrieachse hat zur Folge, daß in Figur TO diejenigen Transistoren, die in Figur 9 parallel liegen, in Eeihe und diejenigen Transistoren, die in Figur 9 In Eeihe liegen, parallel geschaltet sind. Ferner entsteht wiederum durch die Verdrehung eines eine gegebene S ehalt funktion erzeugenden Metallisierungsmusters um die horizontale Symmetrieachse des Bausteins die Dualfunktion zu der gegebenen Funktion,
Das maßgearbeitete oder individuelle Metallisierungsmuster eines Bausteins kann um die vertikale Symmetrieachse gedreht werden, ohne daß die Funktion des Bausteins sich dadurch ändert, Dies ergibt sieh aus einer Betrachtung der Figuren 1, 7A und 8A, in Figur 9A und 1OA hat eine Drehung des Metallisierungsmusters um die vertikale Symmetrieebene zwischen den beiden Bausteinen wiederum keine Änderung der Funktionen des Bausteins, dagegen aber eine umkehrung der Eingangs- und Ausgangspunkte der Bausteine zur Folge,
Der Tunnel 37 spielt eine wichtige Eolle bei der Verschaltung der Komponenten des Bausteins, Und zwar können durch den Tunnel Komponenten auf der gleichen Seite der horizontalen Symmetrieachse untereinander verbunden oder Komponenten auf
409845/0899
gegenüberliegenden Seiten der horizontalen Symmetrieachse mittels sehr kurzer Metallbahnen untereinander verbunden werden. Ferner kann, wie in Figur 7, 8, 9, 10 gezeigt, entweder das eine oder das andere Ende des Tunnelgebietes als Ausgangsanschluß verwendet werden.
Die einfache und symmetrische Auslegung der Komponenten des Bausteins einschließlich derKontakte für die Transistoren, die Betriebsspannung und die Tunnel machen es möglich, daß mit Hilfe einer einzigen individuell hergestellten oder maßgefertigten Metallisierungsmaske eine gegebene Schaltfunktion sowie damit verknüpfte Schaltfunktionen einfach dadurch erhalten werden können, daß man die Metallisierungsmaske um die vertikale oder horizontale Symmetrieachse verdreht.
Die vertikalen Tunnels 43, 43f, 45 und 45' sind von Nutzen für das Anlegen von Signalen an die Bausteine und für das Verkoppeln benachbarter Bausteine. Signale können den Schaltungselementen des Bausteins mittels der Tunnels 43 und 43' oder der Tunnels 45 und 45' zugeleitet werden. Beispielsweise werden in Figur 9A Signale A und B dem einen Ende der Tunnels 43 lizw. 43' zugeleitet, während die anderen Enden der Tunnels 43 und 43' mit den Kontakten 17 bzw. 19 verbunden sind. Ferner wird ein Signal C dem einen Ende des Tunnels 45a zugeleitet, dessen anderes Ende mit dem Kontakt 25a verbunden ist.
Die vertikalen Tunnels (43, 43', 45, 45') ermöglichen ferner die Signalkopplung von einer zur anderen Reihe oder Zeile in Vertikalrichtung. Beispielsweise kann in Figur 9A ein Signal Z dem einen Ende des Tunnels 45a1 zugeleitet werden. Das andere Ende des Tunnels 45a1 ist mit dem Kontakt 29a verbunden, der seinerseits mit dem Kontakt 19a verbunden ist. Der Kontakt 19a ist mit dem einen Ende des Tunnels 43a1 verbunden. Das Signal Z ist somit am anderen Ende des Tunnels 43a· verfügbar und kann an irgendeinen anderen Schaltkreis der Anordnung weitergeleitet werden.
Der erfindungsgemäße Standard-Schaltungsbaustein ist mit
AQ9845/0899
beträchtlichem Vorteil für ISI-Schaltungen (integrierte Großschaltungen) verwendbar. Figur 11 zeigt eine matrixförmig in Zeilen und Spalten ausgelegte Anordnung von Schaltungsbausteinen 10.. Benachbarte Zeilen von Schaltungsbausteinen sind jeweils spiegelbildlich zueinander. Zwischen dem Sehaltungsplättchen- oder Scheibenrand 100 und den Speiseleitungen 112, 114 befindet sich ein freier Raum zum Anbringen von Befestigungsplättchen und verschiedenen Rand- oder Verbraueherschaltungen. Die Betriebsspannung (+V und -V) kann den Kontaktplättchen 116 bzw. 118 zugeleitet werden, die mit den Speiseleitungen verbunden sind. Jn der Praxis können rund um die Scheibe herum viele verfügbare Eontaktplättchen angebracht werden, und man wählt dann nach Zweckmäßigkeitsgesichtspunkten geeignete Verbindungen zwischen den Speiseleitungen und den Kontakt- oder Anschlußplättchen. Die Betriebsspannung wird dann von den Speiseleitungen auf die verschiedenen Schaltungsbausteine mittels der Tunnel 120, 122, 120a, 122a (in Figur 11 durch gestrichelte Linien angedeutet) verteilt, die zwischen die Speiseleitungen und Gebiete, wie die Substratgebiete 58 und P-Wannengebiete nach Figur 3 und 4 geschaltet sind. Betrachtet man die Auslegung der Anordnung, so sieht man, daß aufgrund des Energieverteilungssystems unter Verwendung der Substrate 58, 68 und der Speisekontakte praktisch die gesamte Oberfläche der Anordnung für die Verschaltung der Bausteine zur Verfugung steht, ohne daß irgendwelche Speiseleitungen dabei im Wege sind.
Ein weiteres Merkmal der Erfindung ist darin zu sehen, daß für die Metall- oder Leitungsführung eine einheitliche und gleichmäßige Gitterstruktur verwendet wird. Das heißt, die Masken, auf denen die festen und die wahlweisen (individuellen) Leiterverbindungen aufgezeichnet werden, weisen imaginäre Gitterlinien von der Art auf, wie sie außerhalb der Schaltungsbausteine in Figur 1, 7A, 8A, 9A und 1OA gezeigt sind. Diese "imaginären" Gitterlinien, die im Abstand d voneinander liegen, bestimmen die Wege, längs deren die Leiterverbindungen oder -bahnen geführt werden, und legen die Gitterstruktur fest. Der fertige Schaltungsbaustein hat zwar keine tatsächlichen' Gitter-
409845/0899
linien aid* seiner Oberfläche. Jedoch folgen öle ieiterverbindungen linien, Sie den imaginären Gitterlinien entsprechen. Sämtliche Anschlußstellen für die Schaltungselemente sind mit ihren Mittelpunkten über einer Sitterlinie angeordnet. Somit beträgt, wie oben erwähnt, der Mittellinienabstand zwischen den Kontakten in den-einzelnen Sehaltungsbausteinen d oder ein ganzzahliges Vielfaches von d sowohl in vertikaler als auch in horizontaler Sichtung. Diese Eegel erstreckt sich auch auf die Metallbahnen. Bas heißt, das Metallieierungsi&uster ist so beschaffen, daß der Mittenabstand zwischen zwei beliebigen Metalleitungen stets gleich d oder einem ganzzahligen Vielfachen von d ist, wobei d der Mindestabstand zwischen den Mittellinien zweier benachbarter Kontakte ist. Die Anwendung dieser Eegel auf das Metallisierungsmuster erleichtert es, die hochgradige Symmetrie zu erreichen und gewährleistet, daß die· Computerprogrammierung für die Auslegung der individuellen leiterbahnen sich einfach gestaltet.
Durch die einheitliehe Gitterstruktur für die Auslegung der Leiterbahnen entfällt die Möglichkeit, daß zwei Leiterbahnen in zu dichtem Abstand liegen. Außerdem ist eine Kontrolle und Prüfung möglieh.
Bei der verwendeten Gitterstruktur kann man ein gegebenes leiter-Yerschaltungssehema mit Hilfe von verschiedenen Technologien realisieren. Da das Verschaltungsschema eindeutig eine gegebene Sehaltfunktion kennzeichnet, kann man auf diese Weise die selbe Schaltfunktion beispielsweise bei SOS-Anordnungen (SOS = Silicium-auf-Saphir) ohne irgendwelche Konstruktionsänderungen realisieren.
Aufgrund der Auslegung der ISI-Sehaltungsanordnung kann man die gesamte Anordnung (Scheibe) sowie die Anzahl dei' Schaltungsbausteine einfach dadurch vergrößern oder verkleinern, daß man Zeilen oder Spalten von Bausteinen hinzufügt oder wegnimmt. Beispielsweise kann man eine Zeile oder eine Spalte von Bauelementen von der Matrixanordnung entfernen.
409845/0899
Aufgrund des einheitlichen Aufbaus der Bausteine kann man Standard-Schaltfunktionen realisieren, wie beispielsweise in Figur 7 bis 10 gezeigt. Diese Schaltfunktions-Zellen können als Bildplättchen mit klebender Rückseite ausgeführt werden, so daß der Konstrukteur die einzelnen Bildplättchen auf eine Auslegungsvorlage aufkleben und die Verbindungsleitungen mit Bleistift aufzeichnen kann, um einen LSI-Schaltungsentwurf zu realisieren.
409845/0899

Claims (5)

  1. Patentansprüche
    Γ 1 w Schaltungsbaustein mit variierbarer IFunktionsgebung, bei dem auf einer Seite eines Körpers an einem ersten Platz entlang der Körperoberfläche eine erste Gruppe und an einem zweiten Platz entlang der Körperoberfläche eine zweite Gruppe von Transistoren mit jeweils mehreren Elektroden angeordnet sind, dadurch gekennzeichnet, daß auf der Körperoberfläche (60) in der Nähe des ersten Platzes ein erster Speisekontakt (35) und in der Nähe des zweiten Platzes ein zweiter Speisekontakt (33) zum Anlegen einer Betriebsspannung angebracht sind und daß der erste Speisekontakt (35) "und die Elektroden (23, 25, 27, 29, 31) der ersten Transjstorgruppe (N1, N2) in einem Muster angeordnet sind, das in bezug auf eine gegebene Drehungsachse (z.B. horizontale Achse 11) symmetrisch zu dem Muster ist, in dem der zweite Speisekontakt (33) und die Elektroden (13, 15, 17, 19, 21) der zweiten Transistorgruppe (P1, P2) angeordnet sind.
  2. 2. Schaltungsbaustein nach Anspruch 1, dadurch' gekennzeichnet, daß entlang der Körperoberfläche in der Mitte zwischen dem ersten und dem zweiten Platz symmetrisch zu den Elektroden der ersten und der zweiten Transistorgruppe ein Tunnel (37) in Form eines dotierten Gebietes mit je einer Anschlußstelle an seinen beiden Enden angeordnet ist.
  3. 3. Schaltungsbaustein nach Anspruch 1 oder 2, d a d u rch gekennzeichnet, daß der Körper (58) ein Halbleitersubstrat eines ersten Leitungstyps ist, in dem am ersten Platz eine bis zur Körperoberfläche reichende Wanne (68) aus Material eines zweiten Leitungstyps ausgebildet ist; daß die Transistoren der ersten Gruppe je zwei im Abstand voneinander in die Wanne eindiffundierte, die Enden eines stromleitenden Kanals durch den Transistor bildende Gebiete (70, 72 bzw. 72,74) des ersten Leitungstyps und eine isolierte Steuerelektrode (25)
    409845/0899
    über dem Zwischenraum zwischen diesen beiden Gebieten aufweisen; daß. die Transistoren der zweiten Gruppe je zwei im Abstand voneinander in das Substrat eindiffundierte,die Enden eines stromleitenden Kanals durch den Transistor. biMende Gebiete (62, 64 bzw. 64, 66) des zweiten leitungstyps und eine isolierte Steuerelektrode (15, 19) über dem Zwischenraum zwischen diesen beiden Gebieten aufweisen % und daß die Elektroden aus Kontakten an sämtlichen der genannten Gebiete und den Steuerelektroden bestehen.
  4. 4. Schaltungsbaustein nach Anspruch 3, dadurch gekennzeichnet , daß sämtliche Elektroden der ersten Transistorgruppe langgestreckte Elektroden mit zueinander parallelen Mittellinien sind; daß sämtliche Elektroden der zweiten Transistorgruppe langgestreckte Elektroden mit zueinander parallelen Mittellinien sind; und daß die jeweils benachbarten Mittellinien gleiche Abstände voneinander haben.
  5. 5. Schaltungsbaustein nach Anspruch 4, dadurch gekennzeichnet , daß der erste Speisekontakt (35) elektrisch an die Wanne (68) angeschlossen ist und daß der zweiB Speisekontakt (33) das Substrat (5Q) vom ersten ieitungstyp elektrisch kontaktiert.
    409845/0899
    Leerseite
DE2420759A 1973-04-30 1974-04-29 Integrierte Schaltungseinheit mit variierbarer Funktionsgebung Expired DE2420759C2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
GB2055073A GB1440512A (en) 1973-04-30 1973-04-30 Universal array using complementary transistors

Publications (2)

Publication Number Publication Date
DE2420759A1 true DE2420759A1 (de) 1974-11-07
DE2420759C2 DE2420759C2 (de) 1982-09-02

Family

ID=10147746

Family Applications (1)

Application Number Title Priority Date Filing Date
DE2420759A Expired DE2420759C2 (de) 1973-04-30 1974-04-29 Integrierte Schaltungseinheit mit variierbarer Funktionsgebung

Country Status (8)

Country Link
US (1) US3943551A (de)
JP (1) JPS5516453B2 (de)
CA (1) CA993118A (de)
DE (1) DE2420759C2 (de)
FR (1) FR2227638B1 (de)
GB (1) GB1440512A (de)
IT (1) IT1012593B (de)
NL (1) NL182606C (de)

Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4034243A (en) * 1975-12-19 1977-07-05 International Business Machines Corporation Logic array structure for depletion mode-FET load circuit technologies
US4032962A (en) * 1975-12-29 1977-06-28 Ibm Corporation High density semiconductor integrated circuit layout
NL185431C (nl) * 1977-05-31 1990-04-02 Fujitsu Ltd Geintegreerde halfgeleiderschakeling, omvattende een halfgeleiderlichaam met ten minste twee basisschakelingen van complementaire veldeffekttransistoren met geisoleerde stuurelektrode.
US4969029A (en) * 1977-11-01 1990-11-06 Fujitsu Limited Cellular integrated circuit and hierarchial method
US5095356A (en) * 1977-05-31 1992-03-10 Fujitsu Limited Cellular integrated circuit and hierarchical method
JPS5925381B2 (ja) * 1977-12-30 1984-06-16 富士通株式会社 半導体集積回路装置
CA1116307A (en) * 1978-04-01 1982-01-12 Stephen J. Boardman Semi-conductor structures
JPS5844592Y2 (ja) * 1979-04-16 1983-10-08 富士通株式会社 半導体集積回路装置
JPS57160144A (en) * 1981-03-27 1982-10-02 Fujitsu Ltd Semiconductor integrated circuit device
JPS5890758A (ja) * 1981-11-25 1983-05-30 Mitsubishi Electric Corp 相補形集積回路装置
JPS58101525A (ja) * 1981-12-14 1983-06-16 Fujitsu Ltd 論理回路
JPS58139445A (ja) * 1982-02-15 1983-08-18 Nec Corp 半導体集積回路装置
FR2524206B1 (fr) * 1982-03-26 1985-12-13 Thomson Csf Mat Tel Circuit integre prediffuse, et procede d'interconnexion des cellules de ce circuit
IT1191188B (it) * 1982-04-15 1988-02-24 Cselt Centro Studi Lab Telecom Cella elementare per reti di porte logiche a circuito integrato
GB2121601B (en) * 1982-06-01 1986-01-29 Standard Telephones Cables Ltd Uncommitted logic integrated circuit array
GB2122417B (en) * 1982-06-01 1985-10-09 Standard Telephones Cables Ltd Integrated circuits
US4511914A (en) * 1982-07-01 1985-04-16 Motorola, Inc. Power bus routing for providing noise isolation in gate arrays
JPS5925260A (ja) * 1982-08-02 1984-02-09 Fujitsu Ltd 半導体装置
JPS5929440A (ja) * 1982-08-11 1984-02-16 Hitachi Ltd 半導体集積回路装置
JPS5943548A (ja) * 1982-09-06 1984-03-10 Hitachi Ltd 半導体集積回路装置
JPS5969948A (ja) * 1982-10-15 1984-04-20 Fujitsu Ltd マスタ−スライス型半導体集積回路
US4742383A (en) * 1983-01-12 1988-05-03 International Business Machines Corporation Multi-function FET masterslice cell
JPH073863B2 (ja) * 1983-12-08 1995-01-18 株式会社東芝 半導体集積回路
JPS601017U (ja) * 1984-05-16 1985-01-07 セイコーエプソン株式会社 演算増幅器
JPS6114734A (ja) * 1984-06-29 1986-01-22 Fujitsu Ltd 半導体集積回路装置及びその製造方法
JPS6124250A (ja) * 1984-07-13 1986-02-01 Nippon Gakki Seizo Kk 半導体集積回路装置
US4724531A (en) * 1984-07-18 1988-02-09 Hughes Aircraft Company Gate array with bidirectional symmetry
EP0323438B1 (de) * 1984-07-18 1994-06-15 Hughes Aircraft Company Schaltung und Methode zur Selbstprüfung eines Speichers in einem Gatterfeld mit bidirektionaler Symmetrie
US4652777A (en) * 1984-12-18 1987-03-24 Cline Ronald L CMOS programmable logic array
JPS60242639A (ja) * 1985-03-25 1985-12-02 Fujitsu Ltd 半導体集積回路装置
JPS60242641A (ja) * 1985-03-25 1985-12-02 Fujitsu Ltd 半導体集積回路装置
CA1238986A (en) * 1986-02-06 1988-07-05 Stephen K. Sunter Integrated circuit chip manufacture
JPS62216342A (ja) * 1986-03-18 1987-09-22 Toshiba Corp 半導体集積回路装置の製造方法
US4885485A (en) * 1988-08-30 1989-12-05 Vtc Incorporated CMOS Output buffer providing mask programmable output drive current
JPH0793414B2 (ja) * 1992-10-19 1995-10-09 株式会社リコー Ｌｓｉマスタスライスチップ
EP0649173A3 (de) * 1993-10-13 1995-07-26 Kawasaki Steel Co Halbleiterbauelement geeignet für eine "master slice" Behandlung und Herstellungsverfahren.
JP3256084B2 (ja) * 1994-05-26 2002-02-12 株式会社半導体エネルギー研究所 半導体集積回路およびその作製方法
JP3926011B2 (ja) * 1997-12-24 2007-06-06 株式会社ルネサステクノロジ 半導体装置の設計方法
US7592841B2 (en) * 2006-05-11 2009-09-22 Dsm Solutions, Inc. Circuit configurations having four terminal JFET devices
US7646233B2 (en) * 2006-05-11 2010-01-12 Dsm Solutions, Inc. Level shifting circuit having junction field effect transistors
US20080024188A1 (en) * 2006-07-28 2008-01-31 Chou Richard K Junction field effect transistor level shifting circuit
US7525163B2 (en) * 2006-10-31 2009-04-28 Dsm Solutions, Inc. Semiconductor device, design method and structure
US20080099796A1 (en) * 2006-11-01 2008-05-01 Vora Madhukar B Device with patterned semiconductor electrode structure and method of manufacture
US20080265936A1 (en) * 2007-04-27 2008-10-30 Dsm Solutions, Inc. Integrated circuit switching device, structure and method of manufacture
US7710148B2 (en) * 2008-06-02 2010-05-04 Suvolta, Inc. Programmable switch circuit and method, method of manufacture, and devices and systems including the same
US10489548B2 (en) * 2017-05-26 2019-11-26 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit and method for manufacturing the same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1764567A1 (de) * 1968-06-17 1972-01-27 Rca Corp Integrierte Schaltung mit Auflagen auf unbenutztem,aktiven Flaechenschaltelementen
US3641405A (en) * 1967-10-13 1972-02-08 Gen Electric Field-effect transistors with superior passivating films and method of making same
DE1589935A1 (de) * 1966-03-31 1972-03-30 Ibm Monolithische integrierte Halbleiterschaltanordnung
DE1789138A1 (de) * 1967-06-23 1973-04-26 Rca Corp Aus einheitszellen aufgebaute lsischaltung

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3771217A (en) * 1971-04-16 1973-11-13 Texas Instruments Inc Integrated circuit arrays utilizing discretionary wiring and method of fabricating same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1589935A1 (de) * 1966-03-31 1972-03-30 Ibm Monolithische integrierte Halbleiterschaltanordnung
DE1789138A1 (de) * 1967-06-23 1973-04-26 Rca Corp Aus einheitszellen aufgebaute lsischaltung
US3641405A (en) * 1967-10-13 1972-02-08 Gen Electric Field-effect transistors with superior passivating films and method of making same
DE1764567A1 (de) * 1968-06-17 1972-01-27 Rca Corp Integrierte Schaltung mit Auflagen auf unbenutztem,aktiven Flaechenschaltelementen

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
SCP an Solid State Technology, März 1966, S. 23-29 *

Also Published As

Publication number Publication date
US3943551A (en) 1976-03-09
IT1012593B (it) 1977-03-10
FR2227638B1 (de) 1978-08-11
JPS5028796A (de) 1975-03-24
FR2227638A1 (de) 1974-11-22
CA993118A (en) 1976-07-13
NL7405759A (de) 1974-11-01
JPS5516453B2 (de) 1980-05-02
GB1440512A (en) 1976-06-23
NL182606C (nl) 1988-04-05
DE2420759C2 (de) 1982-09-02
NL182606B (nl) 1987-11-02

Similar Documents

Publication Publication Date Title
DE2420759C2 (de) Integrierte Schaltungseinheit mit variierbarer Funktionsgebung
DE2403019C2 (de)
DE69524804T2 (de) Basiszelle für BICMOS und CMOS-Gate-Arrays
DE2556274C2 (de) Programmierbare logische Schaltung
DE10340131B4 (de) Halbleiterleistungsbauteil mit Ladungskompensationsstruktur und monolithisch integrierter Schaltung, sowie Verfahren zu dessen Herstellung
DE1284517B (de) Integrierte Halbleiterschaltung
DE2312413B2 (de) Verfahren zur herstellung eines matrixschaltkreises
EP0280176A1 (de) Grundzelle für eine Gate Array
DE3223276A1 (de) Integrierte halbleiterschaltung und verfahren zu ihrer herstellung
DE68909350T2 (de) Hochintegrierte EPROM-Speicheranordnung mit einer quadratischen Gitterorganisation und mit einem verbesserten Kopplungsfaktor.
DE4037876A1 (de) Laterale dmos-fet-vorrichtung mit reduziertem betriebswiderstand
DE3408747A1 (de) Universell verwendbare anordnung von bauelementen fuer variable beschaltung
DE3539234A1 (de) Eprom speichermatrix mit symmetrischen elementar-mos-zellen und verfahren zum einschreiben in den speicher
DE2408527A1 (de) Anordnung mit leiterbahnen auf verschiedenen pegeln und mit verbindungen zwischen diesen leiterbahnen
DE2523221C2 (de)
DE3486077T2 (de) Integrierte halbleiterschaltungsanordnung.
DE69418057T2 (de) Verbesserte maschenförmige geometrie für mos-gesteuerte halbleiteranordnungen
DE3751607T2 (de) Stromversorgungsleitungen in einer integrierten Halbleiterschaltung.
DE1564218A1 (de) Verfahren zur Herstellung von Transistoren
DE2556668A1 (de) Halbleiter-speichervorrichtung
DE3927143A1 (de) Gate-feld
DE69034088T2 (de) Halbleiteranordnung
DE102019117795B4 (de) Vertikale Feldeffekttransistor(VFET)-Vorrichtungen umfassend Latches mit Überkreuzkopplungsstruktur
DE4002435A1 (de) Zellulares halbleiterleistungsbauteil
DE3687780T2 (de) Ausgerichtete verbindungen zwischen logischen stufen.

Legal Events

Date Code Title Description
D2 Grant after examination
8339 Ceased/non-payment of the annual fee