JPS60242641A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS60242641A JPS60242641A JP60060310A JP6031085A JPS60242641A JP S60242641 A JPS60242641 A JP S60242641A JP 60060310 A JP60060310 A JP 60060310A JP 6031085 A JP6031085 A JP 6031085A JP S60242641 A JPS60242641 A JP S60242641A
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- layer
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路装置に関し、特にマスタースラ
イス方式によるＭＩＳ型大規模集積回路に関する。
イス方式によるＭＩＳ型大規模集積回路に関する。
大規模集積回路が大型化するにつれて多品種少量生産の
傾向が著るしい今日、製造コストを低減し、製造期間を
短縮するために、マスタースライス（ｍａｓｔｅｒ ５
ｌｉｃｅ ）方式による大規模集積回路の製造が注目さ
れている、 〔従来の技術〕 マスタースライス方式とは、一つの半導体個片（チップ
）中に１基本素子集合″（通常は複数のトランジスタや
抵抗からは基本回路）を、予め大量に作成しておき、開
発品種に応じて配線マスクを作成してされるトランジス
タや抵抗間を結合して所望の電気回路動作を有する大規
模集積回路を完成させるものである。
傾向が著るしい今日、製造コストを低減し、製造期間を
短縮するために、マスタースライス（ｍａｓｔｅｒ ５
ｌｉｃｅ ）方式による大規模集積回路の製造が注目さ
れている、 〔従来の技術〕 マスタースライス方式とは、一つの半導体個片（チップ
）中に１基本素子集合″（通常は複数のトランジスタや
抵抗からは基本回路）を、予め大量に作成しておき、開
発品種に応じて配線マスクを作成してされるトランジス
タや抵抗間を結合して所望の電気回路動作を有する大規
模集積回路を完成させるものである。
マスタースライス方式によれば、トランジスタ及び抵抗
等からなる基本素子集合は、予め大量に形成されている
ので、品糧開発の要望が生じた時点で配線用のマスクの
みを作ればよく、開発期間が短縮される。また、その基
本素子集合は種々の大規模集積回路に共通して使用可能
であるから、開発コストも低減される。
等からなる基本素子集合は、予め大量に形成されている
ので、品糧開発の要望が生じた時点で配線用のマスクの
みを作ればよく、開発期間が短縮される。また、その基
本素子集合は種々の大規模集積回路に共通して使用可能
であるから、開発コストも低減される。
このようなマスタースライス方式の大規模集積単化する
ことによシミ子計算機による自動配置、配線処理が有効
に採用され得る。
ことによシミ子計算機による自動配置、配線処理が有効
に採用され得る。
！マスタースライス方式大規模集積回路は、またトラン
ジスタ等の素子を含む基本素子集合と配線部分とに分け
られるが、配置されているす°べてのトランジスタを使
用するのは非常に稀である。
ジスタ等の素子を含む基本素子集合と配線部分とに分け
られるが、配置されているす°べてのトランジスタを使
用するのは非常に稀である。
そこで、未使用の基本素子集合が存在している場合、そ
の領域上が配線領域として使用することができれば配線
はより容易となり、配線設計の期間が短縮されることに
なる。
の領域上が配線領域として使用することができれば配線
はより容易となり、配線設計の期間が短縮されることに
なる。
本発明は上述の如き種々の事情に鑑みなされたもので・
その目的は相補型ＭＩｓｌ’ ７ンジスタを使って簡単
な構造でしかも小面積の共通部分を備え、しかも基本素
子集合として作成されているトランジスタ上において、
未使用のトランジスタ上は配線領域として使用すること
を可能ならしめる様なマスタースライス方式の半導体集
積回路装置を提供することにある。
その目的は相補型ＭＩｓｌ’ ７ンジスタを使って簡単
な構造でしかも小面積の共通部分を備え、しかも基本素
子集合として作成されているトランジスタ上において、
未使用のトランジスタ上は配線領域として使用すること
を可能ならしめる様なマスタースライス方式の半導体集
積回路装置を提供することにある。
その目的のために、本発明の半導体集積回路装置は、複
数の基本素子集合が列を成す様に母体半導体基板に配列
されておシ、 該基本素子集合は、一対の一導電型チャネルＭＩｓ ）
ランジスタと一対の反対導電型チャネルＭＩＳトランジ
スタとが並設されて成り、それらＭＩＳ）ランジスタの
ゲート電極が前記基本素子集合の配列方向と直父する方
向に長手方向が向くように配置されておシ、 各前記−導電型チャネルＭＩＳ ）ランジスタのゲート
電極、ソース領域及びドレイン領域上を通過する第１の
電源線、及び各前記反対導電型チャネルＭＩＳ ）ラン
ジスタのゲート電極、ソース領域及びドレイン領域上を
通過する第２０ｔＳＳがそれぞれ前記基本素子集合の配
列方向に沿って延在しているマスク・スライス方式の半
導体集積回路装置を特徴とするものである。以下実施例
について詳細に説明する。
数の基本素子集合が列を成す様に母体半導体基板に配列
されておシ、 該基本素子集合は、一対の一導電型チャネルＭＩｓ ）
ランジスタと一対の反対導電型チャネルＭＩＳトランジ
スタとが並設されて成り、それらＭＩＳ）ランジスタの
ゲート電極が前記基本素子集合の配列方向と直父する方
向に長手方向が向くように配置されておシ、 各前記−導電型チャネルＭＩＳ ）ランジスタのゲート
電極、ソース領域及びドレイン領域上を通過する第１の
電源線、及び各前記反対導電型チャネルＭＩＳ ）ラン
ジスタのゲート電極、ソース領域及びドレイン領域上を
通過する第２０ｔＳＳがそれぞれ前記基本素子集合の配
列方向に沿って延在しているマスク・スライス方式の半
導体集積回路装置を特徴とするものである。以下実施例
について詳細に説明する。
第１図は本！Ｉ！ｌ明に係る大規模集積回路會構成する
に使用される基本素子集合（以下基本セルと称するンヲ
示す。該基本セルは２個のＰチャンネル譚のＭＩＢ ）
９ンジスタＴＲ１，ＴＲ２と、２個のＮチャンネル鼻
のＭｌｌｌト−）７ジスタＴＥＳ、ＴＲ４からなる。そ
して、同一チャ／ネル同士のトランジスタは、そのソー
スｔｆｃＦｉドレインの一方を共有している。加えて、
異なる同士の２組のトランジスタ対はゲートを共有して
−る。
に使用される基本素子集合（以下基本セルと称するンヲ
示す。該基本セルは２個のＰチャンネル譚のＭＩＢ ）
９ンジスタＴＲ１，ＴＲ２と、２個のＮチャンネル鼻
のＭｌｌｌト−）７ジスタＴＥＳ、ＴＲ４からなる。そ
して、同一チャ／ネル同士のトランジスタは、そのソー
スｔｆｃＦｉドレインの一方を共有している。加えて、
異なる同士の２組のトランジスタ対はゲートを共有して
−る。
第２図は部１図に示した基本セルの回路Ｗ＃成を実現す
る不純皆導入領域パターンとゲート電極パターンの正面
図を示す。図中％ １は例えに多結晶（ボリンシリコン
（Ｓ４）からなる第１のゲート電極配＃ＪＬ ＩＡ、
１ｍ、 １ｃＨ紡第１０ゲートの端子取出し部、２は同
じくポリシリコンからなる第２０ゲート電極配一層、２
Ａ、 ２Ｂ、 ２Ｃ＃′ｉ該絽２のゲートの端子取出し
部でるる。ｔｆｃ３，４．５はＮ＋箆領領域、Ｎチャン
ネル製トランジスタのソースおよびドレイン領域となる
。また６、 ７．８はｐ＋ｍＩｔ域で、Ｐチャンネル派
トクンジスタのソースおよびドレイン領域となる。更に
９は前記Ｎチャンネル型ト２／ジスタが形成される島状
Ｐ屋領域（Ｐ・−欝Ｅｌ ）でめｂ、ｙｍのシリコン半
導体基板１０に予め形成されている。ここで、これらの
ソース領域、ドレイン領域は通常の不純物導入法、例え
はイオン注入法、不純物含有ガラスからの固相−固相拡
散法等によって形成することができる。ポリシリコンか
らなるゲート電極へは、これらのソース領域、ドレイン
領域ノー成時に同時に不純物が導入姑れて導電性が付与
される。
る不純皆導入領域パターンとゲート電極パターンの正面
図を示す。図中％ １は例えに多結晶（ボリンシリコン
（Ｓ４）からなる第１のゲート電極配＃ＪＬ ＩＡ、
１ｍ、 １ｃＨ紡第１０ゲートの端子取出し部、２は同
じくポリシリコンからなる第２０ゲート電極配一層、２
Ａ、 ２Ｂ、 ２Ｃ＃′ｉ該絽２のゲートの端子取出し
部でるる。ｔｆｃ３，４．５はＮ＋箆領領域、Ｎチャン
ネル製トランジスタのソースおよびドレイン領域となる
。また６、 ７．８はｐ＋ｍＩｔ域で、Ｐチャンネル派
トクンジスタのソースおよびドレイン領域となる。更に
９は前記Ｎチャンネル型ト２／ジスタが形成される島状
Ｐ屋領域（Ｐ・−欝Ｅｌ ）でめｂ、ｙｍのシリコン半
導体基板１０に予め形成されている。ここで、これらの
ソース領域、ドレイン領域は通常の不純物導入法、例え
はイオン注入法、不純物含有ガラスからの固相−固相拡
散法等によって形成することができる。ポリシリコンか
らなるゲート電極へは、これらのソース領域、ドレイン
領域ノー成時に同時に不純物が導入姑れて導電性が付与
される。
このように本発明に係る基本セルは、ゲート電極の端子
取出し部Ｉ Ｂ Ｔ ２３ ’ｇ中央にして左右対称に
Ｐ＋戯およびＮ＋飄領領域それぞれ５個配設し、且つ該
不純物導入領域閾會それぞれ覆って上下対称の２個のゲ
ート電極を配置してｉる。加えて。
取出し部Ｉ Ｂ Ｔ ２３ ’ｇ中央にして左右対称に
Ｐ＋戯およびＮ＋飄領領域それぞれ５個配設し、且つ該
不純物導入領域閾會それぞれ覆って上下対称の２個のゲ
ート電極を配置してｉる。加えて。
各ゲート電極の端子取出しｓを両端と中央に設け、且つ
上下のゲート電極間には不純物尋人領域４及び７から瑣
子ｔ−取シ出せるだけの間隔ｔ−設けて勝る。なお、亀
５図は第２図Ａ−Ａ’脈に旧って切断した断面図、第４
図は第２図Ｂ −８’劇に沿って切断した断面図でおシ
、同図中、１１は例えは二酸化シリコン（Ｓｉ０２）か
らなるゲート絶縁線でわシまた１２は同様に二酸化シリ
コンからなるフィールド絶ｉ＆膜でおる。
上下のゲート電極間には不純物尋人領域４及び７から瑣
子ｔ−取シ出せるだけの間隔ｔ−設けて勝る。なお、亀
５図は第２図Ａ−Ａ’脈に旧って切断した断面図、第４
図は第２図Ｂ −８’劇に沿って切断した断面図でおシ
、同図中、１１は例えは二酸化シリコン（Ｓｉ０２）か
らなるゲート絶縁線でわシまた１２は同様に二酸化シリ
コンからなるフィールド絶ｉ＆膜でおる。
上述の如き基本セルは、−個の半導体チップ上にお−て
列状にｉわゆるアレイとして配列される。
列状にｉわゆるアレイとして配列される。
ζこで、縦方向に基本セル上配列し九とすると、基本セ
ル１個ごとに横方向配線領域を確保せしめる。第５図は
半導体チップ上における基本セルの配列を示すもので、
該基本セルの配列領域２０にはそれぞれ縦方向に数十乃
至数百０基不セル２１が配設され、各配列領域２０間に
設けた縦方向の配線用空領域２２には１０〜３０本程度
の配縁が設けられる。
ル１個ごとに横方向配線領域を確保せしめる。第５図は
半導体チップ上における基本セルの配列を示すもので、
該基本セルの配列領域２０にはそれぞれ縦方向に数十乃
至数百０基不セル２１が配設され、各配列領域２０間に
設けた縦方向の配線用空領域２２には１０〜３０本程度
の配縁が設けられる。
そして、該配列領域２０は半導体チップ上に横方向に畝
十列必費に応じて配設され得る。第６図は基本セル２１
の配列状！１を拡大して示した平面図でめシ、基本セル
２１と２１の間には横方向の配線用空領域２５が形成さ
れておシ、この部分は１〜４本棚度の配線が設けられる
たけの間隙が設けられる。
十列必費に応じて配設され得る。第６図は基本セル２１
の配列状！１を拡大して示した平面図でめシ、基本セル
２１と２１の間には横方向の配線用空領域２５が形成さ
れておシ、この部分は１〜４本棚度の配線が設けられる
たけの間隙が設けられる。
このように、横方向の配線用空領域２ｓが、各基本セル
間に存在することによシ、横方向の配縁の分散が図れる
。配線の局所的な集中は配線率を低下せしめるところで
Ｔｏシ、大規模集積回路内全体に配置を分散せしめるこ
とは、配線率を向上させるために重要でめる。
間に存在することによシ、横方向の配縁の分散が図れる
。配線の局所的な集中は配線率を低下せしめるところで
Ｔｏシ、大規模集積回路内全体に配置を分散せしめるこ
とは、配線率を向上させるために重要でめる。
また、前述の如く、基本セルのゲート電極端子は左右対
称に縦方向の配線用空領域２２に導出されてｉるので、
配−は非常に容易となル、配線の自由度を高める仁とが
できる。即ち、一方の側の縦方向の配線領域２２が過密
となる場合であっても、反対側の端子ｔＩ＋４ｉて＠シ
合９縦方向配鹿領域におｉて縦方向配縁処理ができるか
らでるる。
称に縦方向の配線用空領域２２に導出されてｉるので、
配−は非常に容易となル、配線の自由度を高める仁とが
できる。即ち、一方の側の縦方向の配線領域２２が過密
となる場合であっても、反対側の端子ｔＩ＋４ｉて＠シ
合９縦方向配鹿領域におｉて縦方向配縁処理ができるか
らでるる。
このような織方自起−並びに横方向配Ｍｋ実枳するに＠
ｐ１配線層としては、ｍ方向と横方向の２層配一層を使
用する。仁こで、半導体基板に近−側すなわち下層の配
縁層を第１層、遠ｉ側すなわち上層の配線層を第２層と
すると、第１層目は第５図および！１ｇ６図の矢印Ａ７
ｊ向すなわち基本セルｔ−１４接して配置する縦方向と
平行で１ｈ第２＊ｉａ矢印Ｂ方向すなわち第１層目と直
交する横方向に設足することができる。６１１記下層配
ＩａＭは前記ポリシリコンゲート電極ｔ−ａう例えば燐
シリケートガ２ス（ｐｓＧ）からなる第１の絶縁層上に
形成され、上層配叔層は前記下層配置［１ｔＦｆＡｔ−
榎う同じく燐シリケートガラスからなる絶縁階上に形成
される。更に該上層配線層を覆って）（ツシベーシ璽ン
用燐シリケートｆｊ、’ス層が形成される。
ｐ１配線層としては、ｍ方向と横方向の２層配一層を使
用する。仁こで、半導体基板に近−側すなわち下層の配
縁層を第１層、遠ｉ側すなわち上層の配線層を第２層と
すると、第１層目は第５図および！１ｇ６図の矢印Ａ７
ｊ向すなわち基本セルｔ−１４接して配置する縦方向と
平行で１ｈ第２＊ｉａ矢印Ｂ方向すなわち第１層目と直
交する横方向に設足することができる。６１１記下層配
ＩａＭは前記ポリシリコンゲート電極ｔ−ａう例えば燐
シリケートガ２ス（ｐｓＧ）からなる第１の絶縁層上に
形成され、上層配叔層は前記下層配置［１ｔＦｆＡｔ−
榎う同じく燐シリケートガラスからなる絶縁階上に形成
される。更に該上層配線層を覆って）（ツシベーシ璽ン
用燐シリケートｆｊ、’ス層が形成される。
ζこで前記第１層目の配線は、前記配線用空領域２２に
設けるだけでなく、第７図に示すように、基本セル配列
領域２０上も利用する。そして、この基本セル上に配設
される配縁は、電源側に幽てられ、これらは基本セル間
の配線用空領域２５の島領域？上に設けられ九Ｐ＋ｍ領
域２４、とＮＢＡシリコン半導体基板上ＯＮ＋証領域翻
の×印を加えた点で抵抗性（オーミック）接触をしてｖ
ｈｂ。
設けるだけでなく、第７図に示すように、基本セル配列
領域２０上も利用する。そして、この基本セル上に配設
される配縁は、電源側に幽てられ、これらは基本セル間
の配線用空領域２５の島領域？上に設けられ九Ｐ＋ｍ領
域２４、とＮＢＡシリコン半導体基板上ＯＮ＋証領域翻
の×印を加えた点で抵抗性（オーミック）接触をしてｖ
ｈｂ。
相補誠Ｍｉｓ回路におｉては、未使用の入力ゲートがど
こにも結融されて−ない状態は許されず、電源線に接続
されねはならなし。
こにも結融されて−ない状態は許されず、電源線に接続
されねはならなし。
このような空入力端子を処理するために、前述した基本
セル毎に存在する横方向の配線用空領域２５を利用する
。
セル毎に存在する横方向の配線用空領域２５を利用する
。
＄７図において、ｙａ子取出口ＡとＢま九はＡ′とＢ′
が空端子となった場合は％端子取出口ＡまたはＡ′を７
１／＋証領域２５と第１層目の配線層を利用して接続し
、端子取出口Ｂま九はｓ’ｔｐ＋領域２４と第１層目の
配ｔｓ層を利用してｗ！続することにょル、ｇ！端子ｔ
Ｖｈｈ ｉｉＥ源又はＶｉａ電源へφずれにも容易に
接続し得る。
が空端子となった場合は％端子取出口ＡまたはＡ′を７
１／＋証領域２５と第１層目の配線層を利用して接続し
、端子取出口Ｂま九はｓ’ｔｐ＋領域２４と第１層目の
配ｔｓ層を利用してｗ！続することにょル、ｇ！端子ｔ
Ｖｈｈ ｉｉＥ源又はＶｉａ電源へφずれにも容易に
接続し得る。
このような空端子の処理は、縦方向の配線用空領域２２
に設けられた配線と電源線とに挾まれた第１層目の空領
域を利用して０結鱒処理にょシ実机で自るため、横方向
の縞２Ｎ１目の配線層と拡無関係に！２！端子の４６理
が行なえ、苧導体テッグ上の配縁領域ｔ−卵常に有効に
利用し得る。
に設けられた配線と電源線とに挾まれた第１層目の空領
域を利用して０結鱒処理にょシ実机で自るため、横方向
の縞２Ｎ１目の配線層と拡無関係に！２！端子の４６理
が行なえ、苧導体テッグ上の配縁領域ｔ−卵常に有効に
利用し得る。
一方、マスタースフイス方式にお埴では、前述の如き基
本セルにおける基本的１に素子を適宜結締することによ
シ、穐々のゲート回路、７リツ°グ・７０ツブ回路等が
形成できるものでなけれ鉱ならなｉ。
本セルにおける基本的１に素子を適宜結締することによ
シ、穐々のゲート回路、７リツ°グ・７０ツブ回路等が
形成できるものでなけれ鉱ならなｉ。
本発明に用いられる基本的な素子すなわち基本セルを用
しれば、それら基本セル間のみにて適宜結ｌｌＡを行な
うことにより数十′ａ類の論理ゲート。
しれば、それら基本セル間のみにて適宜結ｌｌＡを行な
うことにより数十′ａ類の論理ゲート。
フリップ・フロッグ回路を形成することができる。
次に本発明に係る基本セルを用いて、ｍ埋否定積回路（
ＨＡＮＤ ） ｉ−構成する例を示す。
ＨＡＮＤ ） ｉ−構成する例を示す。
第８図はＮＡＮＤ（ロ）路の論理シンボル図、第９図は
相補形ＭＩＢ牛導体装置から栴成葛れるＮＡＮＤ回路の
回路図でるる。ｓｔｏ図は、このようなＮＡＮＤ回路を
本発明に係る基本セルを用いて構成した場合のレイアク
ト図でるる。第１０図において、太−実Ｍ線第１層目の
配豚、＃ｌ−実線は第２層目の配線でｉｂシ、Ｘ印は缶
配縁が電極窓を通して半導体基板内の不純資導入領域と
オーミックな振触ｔして−る点でＦＬ ・印は第１層目
配線と第２層目配線との！ｌａ点である。販接続点は図
示されない、例えは燐シリケートガラス＜ｐｓａ）から
なる層閲絶鰍層に設けられた貫通孔（Ｖ４ｍ）によって
与えら □れる。ここで注ｌすべきことは１本発明に係
る１本セルから構成ちれたＮＡＮＤｍｌｉｌ！ｒｔｌＣ
オｒ”Ｃｕ、２つのゲート電極１及び２の間に設けられ
た間隙によって、該ＮＡＲＤ回路の出力が、基本セルの
両側の縦方向配線領域へ導出可能な点で弗る。
相補形ＭＩＢ牛導体装置から栴成葛れるＮＡＮＤ回路の
回路図でるる。ｓｔｏ図は、このようなＮＡＮＤ回路を
本発明に係る基本セルを用いて構成した場合のレイアク
ト図でるる。第１０図において、太−実Ｍ線第１層目の
配豚、＃ｌ−実線は第２層目の配線でｉｂシ、Ｘ印は缶
配縁が電極窓を通して半導体基板内の不純資導入領域と
オーミックな振触ｔして−る点でＦＬ ・印は第１層目
配線と第２層目配線との！ｌａ点である。販接続点は図
示されない、例えは燐シリケートガラス＜ｐｓａ）から
なる層閲絶鰍層に設けられた貫通孔（Ｖ４ｍ）によって
与えら □れる。ここで注ｌすべきことは１本発明に係
る１本セルから構成ちれたＮＡＮＤｍｌｉｌ！ｒｔｌＣ
オｒ”Ｃｕ、２つのゲート電極１及び２の間に設けられ
た間隙によって、該ＮＡＲＤ回路の出力が、基本セルの
両側の縦方向配線領域へ導出可能な点で弗る。
ま良路１１図はＤｌｊｌフリッグ・フロッグ回路の論理
シンボル図、謔１２図は相補履ＭＩＳ牛導体装置から構
成されるフリップ・ブロック回路の回路図でおる。＃１
１５図はこのような７リツプ・フロッグ回路を本発明に
係る基本セルを用−で構成した場合のレイアクト図でａ
る。ｊｆＩＩ３図において、太ｉ実線は！ｓ１層目の配
−１細い実線は鵠２層目の配越、Ｘ印は配線層が電極窓
を通して半導体基板内の不Ｎ吻導入領域とオーミックな
接触をして−る点でｈシ、・印は第１層目配線とｊｌ１
ｇ層目配紛とが貫通孔を通して接続してｉる照でるる。
シンボル図、謔１２図は相補履ＭＩＳ牛導体装置から構
成されるフリップ・ブロック回路の回路図でおる。＃１
１５図はこのような７リツプ・フロッグ回路を本発明に
係る基本セルを用−で構成した場合のレイアクト図でａ
る。ｊｆＩＩ３図において、太ｉ実線は！ｓ１層目の配
−１細い実線は鵠２層目の配越、Ｘ印は配線層が電極窓
を通して半導体基板内の不Ｎ吻導入領域とオーミックな
接触をして−る点でｈシ、・印は第１層目配線とｊｌ１
ｇ層目配紛とが貫通孔を通して接続してｉる照でるる。
このＤ誠りリップ・７四ッグ回路の構成におｉても、前
１ｃＳＮＡＮＤ回路と同様に、その出力Ｑ、Ｑは基本セ
ル配列ｏｑｐａｏ＊方向配線領域へ導出し得る。
１ｃＳＮＡＮＤ回路と同様に、その出力Ｑ、Ｑは基本セ
ル配列ｏｑｐａｏ＊方向配線領域へ導出し得る。
このように３本発明に係る基本セルｆ：１個６る一嬬複
畝偵用ｉて７リツグ・フ費ツ１回路やＨＡＮＤ回路が形
成できれは１．これらを組み合せることによって大半の
論理構成ｔ−具体化できるところであり、このことは本
発明に係る基本セルがマスター・スライス方式の基本的
なセルとして充分に注記を満足し、が優れたもので娶る
ことを示す。
畝偵用ｉて７リツグ・フ費ツ１回路やＨＡＮＤ回路が形
成できれは１．これらを組み合せることによって大半の
論理構成ｔ−具体化できるところであり、このことは本
発明に係る基本セルがマスター・スライス方式の基本的
なセルとして充分に注記を満足し、が優れたもので娶る
ことを示す。
まｆｃ１本発８１ＪＶｃ係る基本セルの鄭列方式をとれ
は、配艇が許される限＃）基本セル間に隙間を生じるこ
となく、有効に機能回路を埋め込むことが出来る。即、
＃：米のマスタースライス方式の大風楔県！Ｉ４關路に
比べ半導体チップ表面を鳴動に使え。
は、配艇が許される限＃）基本セル間に隙間を生じるこ
となく、有効に機能回路を埋め込むことが出来る。即、
＃：米のマスタースライス方式の大風楔県！Ｉ４關路に
比べ半導体チップ表面を鳴動に使え。
大規模集積回路として七の柔積度ｔより向上させること
ができる。
ができる。
第１４図は、基本セルの配列領域２０に、該基本セルの
組合せ忙もって構成されたＩＩＩＡ総回路を起業したｆ
ｌｌｋ示すもので、１句図にお−て５１線６人力ＷＡＮ
ＤＩｇＪ路形成領域、３２線フリツグ・フロップ回路形
成領域、５５はインバータ形成領域、６４は２人力＃Ｏ
Ｊｌ ｇ １６形成領域、３５はフリップ・フロップ回
路形成領域、３６繻２人力ＨＡＮＤｕ路形成領域、ｓｚ
線３人力ＮＯＲ回路形成領域である。これらの回路間を
縦方向１ｄ嫌並びに横力自起蜘をもって進宜！！枕し、
所望の大規模集積回路を構成する。
組合せ忙もって構成されたＩＩＩＡ総回路を起業したｆ
ｌｌｋ示すもので、１句図にお−て５１線６人力ＷＡＮ
ＤＩｇＪ路形成領域、３２線フリツグ・フロップ回路形
成領域、５５はインバータ形成領域、６４は２人力＃Ｏ
Ｊｌ ｇ １６形成領域、３５はフリップ・フロップ回
路形成領域、３６繻２人力ＨＡＮＤｕ路形成領域、ｓｚ
線３人力ＮＯＲ回路形成領域である。これらの回路間を
縦方向１ｄ嫌並びに横力自起蜘をもって進宜！！枕し、
所望の大規模集積回路を構成する。
第１５図は本発明を実施した大規模回路半尋体チック嵌
面の概略図でめり、同図中４１は大規模＊１＊回路の外
部とのインターフェース回路を形成する領域と入出力電
極パッド形成領域でるる。
面の概略図でめり、同図中４１は大規模＊１＊回路の外
部とのインターフェース回路を形成する領域と入出力電
極パッド形成領域でるる。
すなわちｂｌＲ４ｔ６図に示すように、ａ数個のトラン
ジスタと抵抗を配置した素子配置ｉ＠４２と入出力電極
パッド４５からなる入出力Ｃｌ１０）マクロス４４ヲ設
ける。Ｉロマクロス線、半導体チップ内に。
ジスタと抵抗を配置した素子配置ｉ＠４２と入出力電極
パッド４５からなる入出力Ｃｌ１０）マクロス４４ヲ設
ける。Ｉロマクロス線、半導体チップ内に。
前記基本セルをもりて構成される論理回路の入出力バッ
フ１回Ｍ（！Ｓ−ステート・アウト・グツド・インプッ
トバッフ７．５−ステートアクト・グツトバッフ１．ト
ルーアウトプットバッフ７、るるｉ嬬トルーイ／プツト
バッファ等ンを形成するのに足りるだけのトランジスタ
や抵抗を有する。
フ１回Ｍ（！Ｓ−ステート・アウト・グツド・インプッ
トバッフ７．５−ステートアクト・グツトバッフ１．ト
ルーアウトプットバッフ７、るるｉ嬬トルーイ／プツト
バッファ等ンを形成するのに足りるだけのトランジスタ
や抵抗を有する。
そして必要によりて、Ｉ１０マクロスを配置して所望の
バッフ１回ＩＭｌｖｉ−設ける。なお前記入出力電極パ
ッド４ｓの七れ七れへは、一般のリードｍ趣が接続され
て外Ｓ回路と捩佛され得る。
バッフ１回ＩＭｌｖｉ−設ける。なお前記入出力電極パ
ッド４ｓの七れ七れへは、一般のリードｍ趣が接続され
て外Ｓ回路と捩佛され得る。
なお、前述の如く各基本セル分配列領域２０には。
それぞれ電源Ｖ６８電源線とｖＤυ電源線が縦方向に設
けられて釣るがＣれらの電源扉は他の配線に比べて非常
に長くなる。にりて、該配厭自体の有する抵抗による電
圧降下が生じて、場所の相異によ）わる基本セルへ印加
される電源電圧か異なるような場合が生じる。このため
１本発明においては。
けられて釣るがＣれらの電源扉は他の配線に比べて非常
に長くなる。にりて、該配厭自体の有する抵抗による電
圧降下が生じて、場所の相異によ）わる基本セルへ印加
される電源電圧か異なるような場合が生じる。このため
１本発明においては。
たとえＩｆｆ、基本セル１０個ごとに横方向に均圧側４
２′を設け、半導体テップ上の各部のｌ’ｓａ電源練並
びに１’ＤＤ ＊源−それぞれにおける電圧の均一化を
図る。この均圧線はａ２層目配線層の空領域に形成され
る。
２′を設け、半導体テップ上の各部のｌ’ｓａ電源練並
びに１’ＤＤ ＊源−それぞれにおける電圧の均一化を
図る。この均圧線はａ２層目配線層の空領域に形成され
る。
なお、本発明の実施例において、 ｇｏ記基本セルを構
成するＭｉｓ ｍ ト？ンジスクＯゲート電極鉱。
成するＭｉｓ ｍ ト？ンジスクＯゲート電極鉱。
多結晶（ポリンシリコンから構成され、該ボ替シリコン
ゲート紘ノース領域、ドレイン領域の形成の除に導＊ａ
が付与されている。
ゲート紘ノース領域、ドレイン領域の形成の除に導＊ａ
が付与されている。
このようなポリシリコン上ゲートを極としてＭＩＳ厩ト
２ンジスタｔ＃ｌ成した場合、該ポリシリシフ層は比較
的１１６ｍ抗を有するため、ＩｊＡＭＩＳｍト２ンジス
タの動作の高速化を図ることか凶繻でめる。
２ンジスタｔ＃ｌ成した場合、該ポリシリシフ層は比較
的１１６ｍ抗を有するため、ＩｊＡＭＩＳｍト２ンジス
タの動作の高速化を図ることか凶繻でめる。
そこで本発明の発展した実施例においては、前記配線層
構造を形成する際に、横方向の配線層と同一平面上にめ
ってこれと平行して、ポリクリーンゲート電極上に金ｍ
層を形成し、該金ＩＡＩｇａとポリシリコンゲート電極
とを、該ポリクリーンゲート電極の端子取出し部におり
て接続し、柔質的にポリシリコンゲート電極の有効Ｗｒ
面＃Ｒを増加させ、該ポリシリシン電極の抵抗を低下せ
しめる。
構造を形成する際に、横方向の配線層と同一平面上にめ
ってこれと平行して、ポリクリーンゲート電極上に金ｍ
層を形成し、該金ＩＡＩｇａとポリシリコンゲート電極
とを、該ポリクリーンゲート電極の端子取出し部におり
て接続し、柔質的にポリシリコンゲート電極の有効Ｗｒ
面＃Ｒを増加させ、該ポリシリシン電極の抵抗を低下せ
しめる。
前記金属層は、杷縁麟を介してその下に位置するポリシ
リコンゲート電極と同一バター／形状として、該ポリシ
リコンゲート電極と重量させる構造をとることができる
。しかしながら、咳金Ｊ！！４層が０例えは領域４，７
等から導出される横方向の配−と近接し製造１徊わるー
は電気的特性において問題が生ずる恐れが生ずる場合Ｉ
ｉ：社、弗１７図に示すよ’） ｖｃｂポリシリコンゲ
ート電極の端子取出し部Ｂｔ−匝線状に結合する。
リコンゲート電極と同一バター／形状として、該ポリシ
リコンゲート電極と重量させる構造をとることができる
。しかしながら、咳金Ｊ！！４層が０例えは領域４，７
等から導出される横方向の配−と近接し製造１徊わるー
は電気的特性において問題が生ずる恐れが生ずる場合Ｉ
ｉ：社、弗１７図に示すよ’） ｖｃｂポリシリコンゲ
ート電極の端子取出し部Ｂｔ−匝線状に結合する。
同図にお−て、５１．５２燻金属層、 ５５４．５５Ｂ
＋５５Ｇ並びｆｌｃ５４Ａ、５４Ｂ、５４Ｇは、該金
属層５１．５２とポリシリコングー）ＩＭ極のｙ＠子取
出し部上に設けられた接続孔でめυ、他は前述の第２図
乃至第４図、第６図、第７図及び第１０図等に示され７
ｃ部位と同一番号を付している。なお、このほか、ゲー
ト電極を高耐熱性金楓によりて形成することもできる。
＋５５Ｇ並びｆｌｃ５４Ａ、５４Ｂ、５４Ｇは、該金
属層５１．５２とポリシリコングー）ＩＭ極のｙ＠子取
出し部上に設けられた接続孔でめυ、他は前述の第２図
乃至第４図、第６図、第７図及び第１０図等に示され７
ｃ部位と同一番号を付している。なお、このほか、ゲー
ト電極を高耐熱性金楓によりて形成することもできる。
以上詳＃１４Ｃ説明したように、本発明に係る大規模集
積回路は、基本単位セルとなる基本セルの構造が相補鑞
のＭＺ８９造１Ｊ非常に小域でるるため％該基本セルの
配列領域内に数多くの基本セルを収容することができる
。そして集積Ｋをに米の大規模集積回路に比べてより大
さくすることができる。
積回路は、基本単位セルとなる基本セルの構造が相補鑞
のＭＺ８９造１Ｊ非常に小域でるるため％該基本セルの
配列領域内に数多くの基本セルを収容することができる
。そして集積Ｋをに米の大規模集積回路に比べてより大
さくすることができる。
また基本セルＯ配置１１櫓造紘複雑な配尉栴造を用−る
ことなく、ゲート電極配線のみからなって−ゐため、非
常に生誕でめる。にりて、基本セル上には柔質的に基本
セル専用Ｏ配縁層を形成する必要かない沈め、該基本セ
ル上を他の基本セルとのめるいは他の基本セル間の配塚
額域として用−ることがでｎ、＊に未使用の基本セル上
も他の基本セル間の配縁領域として使用できるため、設
置ｔの自由度が非常に高い。
ことなく、ゲート電極配線のみからなって−ゐため、非
常に生誕でめる。にりて、基本セル上には柔質的に基本
セル専用Ｏ配縁層を形成する必要かない沈め、該基本セ
ル上を他の基本セルとのめるいは他の基本セル間の配塚
額域として用−ることがでｎ、＊に未使用の基本セル上
も他の基本セル間の配縁領域として使用できるため、設
置ｔの自由度が非常に高い。
ｔｉｍｏｍ単な説明
ｇｉ図は本発明に係る大Ｍ４．模集積回路を構成する共
通Ｓ分の回路図。
通Ｓ分の回路図。
５４２図は共通部分のパターンの正面図。
第Ｓ図は第２図Ａ −Ａ’線に沿りて切断した断面図、
第ａ＠は第２図Ｂ −Ｂ’腺に沿って切断した断面図、
第５図はチップ上の共通部分Ｏ配置１ｊを示す平向図。
Ｍ６図＆よび帛７ＩＡは共通部分の配列を拡大して示し
丸干ｒｋＪａｓ ｇａｖＡはＨＡＮＤ １ｍ路の倫理シンボル図、 ″第
９図はＮＡＲＤ回路の回路図、 第１Ｄ図は共通部分を用い九ＨＡＮＤＨ路のレイアウト
図、 第１１図はＤＩＪフリッグ・フロップ回路のｍｍシ／ポ
ル図、 第１２図はツリラグ・フロップ回路の回路図。
丸干ｒｋＪａｓ ｇａｖＡはＨＡＮＤ １ｍ路の倫理シンボル図、 ″第
９図はＮＡＲＤ回路の回路図、 第１Ｄ図は共通部分を用い九ＨＡＮＤＨ路のレイアウト
図、 第１１図はＤＩＪフリッグ・フロップ回路のｍｍシ／ポ
ル図、 第１２図はツリラグ・フロップ回路の回路図。
１ｓ１５図はフリラグ・７一ツプ回路のレイアウト図。
第１４図は共通部分配列領域に機ｍ回路を配置し友釣を
示した配置図、 ＃ｇ１５図およびｗＪ１６図は本発明を実施した大規模
集積回路チップの全体的な概略図。
示した配置図、 ＃ｇ１５図およびｗＪ１６図は本発明を実施した大規模
集積回路チップの全体的な概略図。
第１７図は本発明における基本素子集合の他の夾ＭＬ例
を示す平面図でめる。
を示す平面図でめる。
図中。
１は帛１のゲート電極配置Ｌ
ＩＡ、 ＩＥ、 ＩＣは端子取出口。
２は＃１２のゲート電極部一層、
２Ａ、 ２Ｂ、 ２Ｇは端子取出口。
Ｓ、 ４，５嬬Ｎ＋泥執域。
６．７．Ｂ抹Ｐ＋証領域。
？はＰｍ＆ｍ域。
１０は牛導体基板、
１１はゲート絶剰Ｌ
２０は基本セルの配列領域。
２１は基本素子集合（基本セル）、
２２は縦方向の配−用２２！領域、
２３は横方向の配扉用空領域、
２４は！＋瀝領領域
２５はＮ＋ＷＶＬ域、
４２′は均圧融。
５１．５２は金ｊ１４層でわるゆ
特計出願人冨士進株式会社
代理人弁理士玉蟲久五部
第 １ 図
ｖｇ ２ 図
第９図
第 １０ 図
涼１１図
ＩＯＣ
策 １３ 図
第１４０
第１５ 図
Claims (1)
- 【特許請求の範囲】 複数の基本素子集合が列を成す様に母体半導体基板に配
列されており、 該基本素子集合は、一対の一導電型チャネルＭＩＳＩＩ
ンジスタと一対の反対導電型チャネルＭＩＳトランジス
タとが並設されて成シ、それらＭＩＳ ）ランジスタの
ゲート電極が前記基本素子集合の配列方向と直交する方
向に長手方向が向くように配置されておシ、 各前記−導電型チャネルＭＩＳ ）ランジスタのゲート
電極、ソース領域及びドレイ／領域上を通過する第１の
電源線、及び各前記反対導電型チャネルＭＩＳ ）ラン
ジスタのゲート電極、ソース領域及びドレイン領域上を
通過する第２の電源線がそれぞれ前記基本素子集合の配
列方向に沿って延在していることを特徴とするマスク・
スライス方式の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60060310A JPS60242641A (ja) | 1985-03-25 | 1985-03-25 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60060310A JPS60242641A (ja) | 1985-03-25 | 1985-03-25 | 半導体集積回路装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52158445A Division JPS5925381B2 (ja) | 1977-12-30 | 1977-12-30 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60242641A true JPS60242641A (ja) | 1985-12-02 |
| JPH0317380B2 JPH0317380B2 (ja) | 1991-03-07 |
Family
ID=13138462
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60060310A Granted JPS60242641A (ja) | 1985-03-25 | 1985-03-25 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60242641A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5028796A (ja) * | 1973-04-30 | 1975-03-24 | ||
| JPS51146195A (en) * | 1975-06-11 | 1976-12-15 | Fujitsu Ltd | Diode device |
-
1985
- 1985-03-25 JP JP60060310A patent/JPS60242641A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5028796A (ja) * | 1973-04-30 | 1975-03-24 | ||
| JPS51146195A (en) * | 1975-06-11 | 1976-12-15 | Fujitsu Ltd | Diode device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0317380B2 (ja) | 1991-03-07 |
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