JPS62104153A - 集積論理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は概して半導体チップのレイアウトニ関する。詳
細には、本発明は１つの段の出力と別の段の入力を整合
させるように論理段の構成要素を配列する方法に関する
ものである。

Ｂ、従来技術 ＭＯＳＦＥＴ（金属−酸化均一半導体電界効果トランジ
スタ）技術での実施に適した一般的な種類の論理回路は
Ｉ　ＥＥＥ固体回路ジャーナル（■ＥＥＥ　　Ｊｏｕｒ
ｎａｌ　　ｏｆ　　５ｏｌｉｄ−８ｔａｔｅＣｉｒｃｕ
ｉｔ）、　Ｖｏｌ、　ＳＣ−２，ＮＯ，４，１９６７年
１２月、Ｐ、１８２−１９０に掲載された「ＭＯ８複合
論理の大規模集積ニレイアウド方法（Ｌａ　−ｒｇｅ　
　５ｃａｌｅ　　Ｉｎｔｅｇｒａｔｉｏｎ　　ｏｆ　　
ＭＯ８Ｃｏｍｌｅｘ　　Ｌｏｇｉｃ　：Ａ　　Ｌａｙｏ
ｕｔ　　Ｍｅｔｈｏｄ）Ｊと題する技術論文にワインバ
ーガ（Ｗｅｉｎｂｅｒｇｅｒ）により述べられている。

この論理の論理回路のゲート・レベルでの一例を第２図
に示す。負荷トランジスタ１０は固定電源電圧ｖＤＤと
接地の間で論理グループ１２と直列に接続される。負荷
トランジスタ１０と論理グループ１２の間の接続点はこ
の段の出力Ｖ　ｏｕｔ　　に接続される。論理グループ
１２内には論理トランジスタ１４が配列され、その各ゲ
ートは別の論理回路の論理出力Ｖｏｕｔにより、または
恐らくチップへの入力の１つにより制御される。論理ト
ランジスタ１４の数と配列はどの論理機能が論理グルー
プ１２により行なわれるかを決定する。論理トランジス
タ１４のゲートに印加された信号の値は出力Ｖ　ｏｕｔ
　　を制御する。入力信号が論理グループ１２を介して
接地への導電路を生じるときは、出力Ｖｏｕｔ　　は接
地電位である。導電路が作られないときは、゛出力Ｖｏ
ｕ　Ｌは電源電圧ＶＤＤである。第２図には１つの論理
段のみを示している。典型的な論理チップには非常に多
くの論理回路があり、ある回路の出力Ｖｏｕｔは他の回
路の論理トランジスタのゲートを制御する。

第２図のような回路に対する効果的で集積度の高い半導
体レイアウトを第３図に示す。低抵抗の半導体基板を初
めに厚い酸化物で覆う。その後で、この厚い酸化物を選
択的に除去して拡散ウェル１６のだめの領域を露出させ
る。次に薄い酸化物を成長させ、選択された領域にゲー
ト絶縁酸化物を形成する。薄いゲート酸化物の領域にお
ける拡散ウェル１６を横切ってゲート電極１８を画定す
るポリシリコン線を形成する。次にチップに均一にイオ
ン注入を行なって厚い酸化物にもポリシリコン線にも覆
われていない半導体の表面の部分に高い半導体抵抗を作
り出す。すなわち、拡散ウェル１６を形成し、活性化す
る。第３図の拡散ウェルはこの場合拡散によって形成さ
れず、したがって連続したウェルではなくゲート電極１
８により中断されるので、拡散ウェルという用語は必ず
しも正確とはいえない呼び方である。しかし、この術語
は一般的であるので続けて使用する。絶縁酸化物を成長
、あるいは付着した後、第１のメタライズと呼ばれる少
なくとも２本の金属線２０および２２を拡散ウェル１６
を横切ってポリシリコン電極１８と交差して付着する。

しかし、金属線２゜および２２の付着に先立って、金属
線２ｏおよび２２が選択された点において拡散ウェルと
接続するように２つの接点孔２４および２６を、間に介
在する酸化物を貫いて形成する。一方の金属線２０は出
力電圧Ｖｏｕｔ　　に接続し、他方の金属線２２け接地
に接続する。ポリシリコン・ゲート電極１８は論理トラ
ンジスタ１４のゲートを制御する入力線に接続する。第
３図のレイアウトは２人力ＮＯＲゲートである第４図に
示す論理構成を生じる。もつと多くのゲート電極１８を
２つの接点孔２４および２６の間に設けることにより一
層多入力のＮＡＮＤゲートを作ることができる。

別の構成を第３図に示す。これは出力電圧Ｖｏｕｔと接
地の間で交互に並ぶ接点孔２Ｂ、５０および３２の位置
を除けば第３図と同じである。第３図のレイアウトは２
人力ＮＯＲゲートである第３図に示す論理回路を生じる
。もつと多くのゲート電極ともつと多くの交互に並ぶ接
点孔２８−４２を備えることにより一層多入力のＮＯＲ
ゲートを作ることができる。

負荷トランジスタ１０は第７図に示すように容易に実施
することができる。Ｃ字形拡散ウェル５４を形成し、ポ
リシリコン・ゲート電極３６を拡散ウェル６４の両腕に
交差させる。ワインパーガの配列におけるポリシリコン
・ケート電極の使用はＩＢＭテクニカル・ディスロージ
ャ・プリテン（Ｉ　ＢＭ　　Ｔｅｃｈｎｉｃａｌ　　Ｄ
ｉｓｃｌｏｓｕｒｅＢｕｌｌｅｔｉｎ）Ｖｏｌ、　１９
．　Ｎｏ、　６．１９７６年１１月のＰ、２５０５−２
３０４に掲載された「ワインバーガ形ランダム論理配列
のためのポリシリコン−ゲートＭＯ３ＦＥＴ　（Ｐｏｌ
ｙｓｉｌｉｃｏｎＧａｔｅ　ＭＯ８ＦＥＴｓ　　ｆｏｒ
　Ｗｅｉｎｂｅｒｇｅｒ−Ｔｙｐｅ　　Ｒａｎｄｏｍ　
Ｌｏｇｉｃ　Ａｒｒａｙｓ）Ｊ　と題する技術論文にタ
ック（Ｃｏｏｋ）　　等により述べられている。接点孔
３８はゲート電極３６を、介在する酸化物を貫いて拡散
ウェルに接続する。電源ＶＤＤけ拡散ウェル３４の接点
孔３８を有しない方の腕の自由端に接続する。出力電圧
Ｖｏｕｔはゲート電極３８または拡散ウェル３４の共通
側４０のいずれか一方に接続できる。

上記の説明から、第１図に示す完全な論理回路を単一の
拡散ウェルを有する垂直列に手際よく配置できることは
明らかであろう。その結果、論理チップを一連の論理回
路として作ることができ、その場合その各々は特定の論
理機能を備え、１つの回路の１つの出力が他の論理回路
のいくつかの入力の１つとして用いられる。一般に、こ
れらの回路は連続した段に配列し、信号がチップの一方
の側から他方の側へ流れる。

チップ上の通常の回路配置での１つの難かしい点は回路
間の相互接続にある。その難かしさの一例を第８図に示
すが、第８図は８−ウェイＮＯＲ機能を与える別の論理
回路４８に組み合わされた８個の回路４６の出力を示す
。８個の回路４６とＮＯＲ回路４８の間に８つの相互接
続５０が必要とされる。相当な長さの相互接続を回路４
６と４８の間に並列に垂直方向に配置する必要がある。

そのような多数の垂直部分は、回路４６と４８を広く離
隔して垂直部分を収容するためのスペースを設けねばな
らないため、チップの実装密度を減少させるという問題
がある。

Ｃ９発明が解決しようとする問題点 したがって、本発明の目的は論理回路間の接続の長さを
最小にするＦＥＴ論理のためのレイアウトを提供するこ
とにある。

本発明の池の目的は共通の入力を個々の論理回路と整合
させるようなレイアウトを提供することにある。

本発明のさらに他の目的は１つの論理回路の出力と別の
論理回路の対応する入力とを整合させるようなレイアウ
トを提供することにある。

Ｄ１問題点を解決するだめの手段 本発明は集積回路におけるランダム論理のレイアウトと
して要約することができる。複数の論理回路を含みうる
論理ブロックを１つの列から他の列への信号の流れにほ
ぼ対応して列状に配列する。

１つの列のゲート電極がこのゲート電極を駆動する別の
列の出力線と整合するように、または同じ制御信号を共
用する２つの別々の列におけるゲート電極が整合するよ
うに、論理ブロックを、列内に配置された複数の拡散領
域にさらに分割する。

論理回路は１つの列の中に分割分散配置される形になる
。列間の相互接続はゲート電極としても用いることがで
きる連続した水平な（行方向に延びる）導電体、例えば
ポリシリコン線により達成することができる。拡散領域
間の接続は個々の拡散領域を接触させて並置するか、ま
たは上部のメタライズ層を用いることにより確立する。

拡散領域間の中断部分はその論理ブロックで用すられて
ぃない他のポリシリコン線を通すだめに用いることがで
きる。

Ｅ、実施例 上記目的は論理回路が物理的な連続体である必要がない
ようにすることにより達成される。第８図と論理的に等
価である第９図に示すように、例えば、ＮＯＲ回路４８
を負荷トランジスタを欠いた８個の１人力ＮＯＲサブブ
ロック５２に分割する。各ＮＯＲサブブロック５２は第
３図の２人力ＮＯＲ回路の半分であり、１個のゲート電
極１８と２つの接点孔２８および５２を備える。独立し
た負荷サブブロック５４は自由に配置できる。ＮＯＲサ
ブブロック５２と負荷サブブロック５４は、互いに自由
な間隔をあげて１つの列内に配置される。ＮＯＲサブブ
ロック５２と負荷サブブロック５４を共通な基準線５６
、この場合は接地用および出力電圧ノードＶｏｕｔ　　
用の２つの基準線により結合する。出力電圧ノード用の
共通基準線５６はその全体が同じ出力電圧Ｖｏｕｔ　　
を持つことになるので、必ずしも出力Ｖｏｕｔ　に対す
る水平線５８を負荷サブブロック５４に取付ける必要は
ない。したがって、出力用の水平線５８を次段の所望の
入力と整列させるように適当な位置に配置することがで
きる。第９図の８個のサブブロック４６をそれら自身の
入力線に整列させることができることもわかる。

第３、第３および第７図の拡散ウェルを従来技術のよう
に接続する必要がないようにすることにより、第９図の
レイアウトを達成することができる。

本発明に従ってレイアウトをつくる際には、先ず、拡散
、ポリシリコン電極および接点孔のだめの固定パターン
を有するセル・ライブラリを作る。

集積回路におけるデバイス・レイアウトに対するセル・
ライブラリ手法は、ＩＢＭ研究開発ジャーナル（ＩＢＭ
　　Ｊｏｕｒｎａｌ　　ｏｆ　　Ｒｅ５ｅｒｃｈ　　ａ
ｎｄＤｅｙｅｌｏｐｍｅｎｔ）、Ｖｏｌ、　２４．　Ｎ
Ｏ−５，１９８０年９月、Ｐ、６１２−６２１　　に掲
載された「ＬＳＩカスタム・チップ・デザインのだめの
マクロ生成アルゴリズム（Ｍａｃｒｏ　Ｇｅｎｅｒａｔ
ｉｏｎＡｌｇｏｒｉｔｈｍｓ　　ｆｏｒ　　ＬＳ　Ｉ　
　Ｃｕｓｔｏｍ　ＣｈｉｐＤｅｓｉｇｎ）Ｊと題する技
術論文でベルブニーレス（Ｖｅｒｇｎｉｅｒｅｓ）によ
り述べられている。第１０図は拡散ウェル６２と１つの
ポリシリコン・ゲート電極６４を有するセルを示す。第
１１図は拡散ウェル６６と２つのポリシリコン・ゲート
電極６８を有するセルを示す。第３および第３図に関連
して説明したように１第１０および第１１図のセルはそ
れらの関係に応じてＮＡＮＤまたはＮ。

Ｒケートのいずれか一方のため用いることができる。さ
らに、複数のセルを垂直に並置してほとんど任意の数の
論理サブブロックを作ることができる。

第１２図は第７図と同様な出力負荷のための標準セルを
示す。Ｃ字形の拡散ウェル７０はその両腕と交差するポ
リシリコン・ゲート電極７２を有し、ゲート電極の一方
の端部、すなわち第１２図における右端は拡散ウェル７
０と電気的に接触する。第１５図は拡散ウェル７４、負
荷のだめのポリシリコン・ゲート電極７６および反転さ
れる信号のだめの別のポリシリコン・ゲート７８を備え
るインバータのだめの標準的セルを示す。

第１４および第１５図は拡散ウェル８０および８２と中
間の酸化物を貫く接点孔８４および８６を有する２つの
異なる種類の接触領域を示す。標準的セル・ライブラリ
はまた、しばしば使用されるラッチやプッシュプル増幅
器のようなサブブロック回路を備えることが望ましい。

これらの回路を統一的設計で最適化し、その後で構成要
素として使うことができる。これらの個々の回路につい
てはこの明細書ではこれ以上説明しない。

標準的セルを拡大して異なる縦横比、特にチャネル領域
の幅対長さの比を有するブロックを含むようにすること
も望ましい。それぞれのセルの拡散ウェルは連結される
ので、一定の駆動電流を発生するため、直列なチャネル
領域の幅と全長の比を一定に保つことが望ましい。まだ
、出力が他の数個の論理回路にファンアウトされるとき
は、出力負荷の駆動電流を増大しなければならない。

本発明の目的を達成するためこれらの標準セルを集めて
組立てる方法の一例を第１図に示す。第１図は２つの２
人力ＮＯＲサブブロック８８および９０を負荷トランジ
スタ９２と共に示す。ＮＯＲブロック８８および９０の
各々は、例えば、第１０図の標準セルを２つ用いて形成
することができる。また、接点孔９４を与えるだめの第
１５図の接点セルと、接点孔９乙の位置以外は第１５図
と同様な２つの接点セルが用いられる。ＮＯＲブロック
８８および９０の一方を形成する全てのセルをそれらの
拡散ウェルが接触まだはわずかに重なるように並置し、
連続した拡散ウェルを形成する。第１２図の標準セルを
用いて、負荷トランジスタ９２を下部のＮＯＲブロック
８８の隣に並置する。電源ＶＤＤに接続される負荷トラ
ンジスタの端部の隣には、接点孔１００を備える接点セ
ル、　　９８を並置する。

後述する拡散ウェルの並置とポリシリコンの並置は、種
々のマスクの組合せによって、並置された素子の連続的
構造をもたらすように、マスク・レベルで行なうことが
できる。

接点孔９４は出力電圧Ｖｏｕｔのために用いられる上側
の１第１のメタライズ線′と呼ばれるレベルの相互接続
線１０２への接触をもたらす。接点孔１００は接地線と
して用いられる上側にある別の第１のメタライズ線１０
４への接触をもたらす。接点孔１００は電源電圧ＶＤＤ
を伝える上側にあるさらに別の第１のメタライズ線１０
６への接触をもたらす。分離された拡散を接続するだめ
のメタライズ線の使用はＩＢＭテクニカル拳デビデイス
クロージャリテン（Ｉ　ＢＭ　　ＴｅｃｈｎｉｃａｌＤ
ｉｓｃｌｏｓｕｒｅ　　Ｂｕｌｌｅｔｉｎ）Ｖｏｌ、１
９．Ｎｏ、６゜１９７６年１１月、Ｐ、２１４８−２１
４９に掲載された［二重レベル・メタライズを伴なうラ
ンダム論理のだめの変更されたワインバーガ・チップ拳
イメージ（Ｍｏｄｉｆｉｅｄ　ＷｅｉｎｂｅｒｇｅｒＣ
ｈｉｐ　　Ｉｍａｇｅ　　ｆｏｒ　　Ｒａｕｄｏｎ　　
Ｌｏｇｉｃ　ＷｉｔｈＤｏｕｂｌｅ−Ｌｅｖｅｌ　　Ｍ
ｅｔａｌｌｉｚａｔｉｏｎ）Ｊと題する技術論文でビュ
ＩＪ（Ｐｕｒｉ）　　によシ述べられている。追加のポ
リシリコン線１０８の端部をゲート電極６４に突合わせ
て並置することにより、ポリシリコン線１０８を入力線
として用することができる。負荷トランジスタ９２のポ
リシリコン・ゲート電極７２はその位置で拡散ウェルに
接続されるので、ゲート電極自体を別のポリシリコン線
１１０につながる出力として用いることができる。第１
図に示すレイアウトは第９図に代わるレイアウト構成、
すなわち４個の分離された２人力ＮＯＲゲートの一部で
ある。

第９図の１人力ＮＯＲサブブロック５２は次のように実
現することができる。ＮＯＲサブブロック９０は第１０
図の標準セル１つで構成され、１つのケート電極６４、
Ｖｏｕｔの第１のメタライズ線１０２への１つの接点孔
９４卦よび接地用の第１のメタライズ線１０４への１つ
の接点孔９６を有する。独立した負荷トランジスタ９２
はＶｏｕｔの第１のメタライズ線１０２への接点孔、ま
たはそのゲート電極７２への等価な接続を必要とするで
あろう。

前述したように、負荷トランジスタ９２の位置はポリシ
リコン線１１０をそれが駆動するその右側の次のサブブ
ロックに整合できるように比較的自由に選ばれる。この
分離された設計のもう１つの重要な点は上部のＮＯＲブ
ロック９０と負荷トランジスタ９２の間には拡散ウェル
がないことである。その結果、このスペースを左側のブ
ロックと右側のブロックとの間に走る別のポリシリコン
相互接続線１１２の配線のために有効に使うことができ
る。ＩＢＭテクニカル・ディスクロージャ骨プリテン（
Ｉ　ＢＭ　　Ｔｅｃｈｎｉｃａｌ　　Ｄｉｓｃｌｏｓｕ
ｒｅＢｕｌｌｅｔｉｎ）Ｖｏｌ、　１９．　Ｎｏ、　６
．１９７６年１１月、Ｐ、２１５０−２１５１　　に掲
載された「ＬｓＩチップの増進された配線能のだめの変
更されたワインバーガ・イメージ（Ｍｏ　ｄ　ｉ　ｆ　
ｉ　ｅ　ｄ　Ｗｅ　ｉｎｂｅｒｇｅｒＩｍａｇｅ　　ｆ
ｏｒ　Ｅｎｈａｎｃｅｄ　Ｗｉｒａｂｉｌｉｔｙ□ｆＬ
ＳＩＣｈｉｐｓ）Ｊと題する技術論文で、ラブ（Ｌｏｖ
ｅ）は負荷デバイスをそれらが駆動する次のゲートに整
合させることの利点を開示している。しかし、彼の回路
構成は他の点で制限が多過ぎる。

これまで述べてきた論理回路は比較的単純であった。列
配列内の種々のブロックに共通電位ノードを与えるため
、線１０２−１０６と同様な追加のメタライズ線を用い
ることにより同じ垂直配列でもつと複雑な機能を達成す
ることができる。必要なら、追加の線は不連続にでき、
さらに水平方向に位置をずらして設けることもできる。

もちろん、全てのメタライズ線は単一工程で形成される
ので、いずれの線も交差することはない。

列内のブロックの自由選択性に基づく位置整合の１つの
利点は、同じ信号により制御される異なる列におけるそ
れぞれのゲート電極を水平に整合することができること
である。そのようなゲートの一例は共通りロック信号に
より制御されるゲートである。その場合は、中間の相互
接続線としてのみならずゲート電極としても働く連続し
た１本のポリシリコン線により共通りロック信号のため
の相互接続を達成することができる。自由に整合できる
ため、この共通ポリシリコン線を水平な直線にできる。

ポリシリコン線を長い相互接続のために使用できること
は周知である。

単一列に実施したもう少し複雑な機能の一例を第１６図
に示す。２つの主要論理ブロックは２つのＮＡＮＤサブ
ブロック１１４．１１６であり、それぞれ、第１のメタ
ライズ接地線１０４と接続する接点セル１１８および１
２０並びに出力ノードＶ　ｏ　ｎ　ｔのための第１のメ
タライズ＠１０２と接触する接触セル１２２．１２４を
有する。しかし、２つのＮＡＮＤサブブロック１１４お
よび１１６のそれぞれのゲート電極１２６および１２８
は同じ列の別の部分から得られる信号の相補信号によシ
駆動される。この信号は終端している別の第１のメタラ
イズ線１５０により列の別の部分から伝達される。接点
セル１３２は信号をポリシリコン層へ運び、捷た、はぼ
垂直なポリシリコン＃１１１５４とゲート電極１２８を
接続している。同じポリシリコン線１３４は信号をイン
バータ１３８のゲート電極１３６に直接伝える。インバ
ータ１６８の反転された出力は垂直なもう１つのポリシ
リコン線１４０を介してゲート電極１２６に直接接続さ
れる。

ここで３つの点について強調しておく。第１に、インバ
ータも含めて、種々の論理サブブロックを列の所望の位
置に自由に挿入できることである。

第２に、メタライズ線および接点孔を用いる必要なしに
ポリシリコンを垂直接続のために使用できることが望ま
しいということである。第３に、列の分離された部分間
で信号を伝達するのに第１のメタライズ層を使用できる
ことである。

上記の説明のいくつかの部分で、″第１のメタライズ線
Ｉの使用について述べた。共通の電位ノードを与えるた
めの第１のメタライズ線は第１図および第１６図に示す
ように列にほぼ平行に、すなわち垂直に延びて層る。実
施に当っては、通常束１のメタライズ線にほぼ直角に延
びる第２のメタライズ線も用いられる。第２のメタライ
ズ線はＶＤＤおよび接地、ならびにおそらくは他の固定
電圧に対する電力バスを形成するため用いられる。

これらの電力バスは水平に延び、列に沿、って延びる第
１のメタライズ線への接続を介して複数の列に電力を供
給する。さらに、第２のメタライズは異なる列間で論理
信号の相互接続を与えるのに用いることができる。第２
のメタライズ層は絶縁体層により第１のメタライズ層、
したがってポリシリコン線および拡散ウェルから分離さ
れているので、第２のメタライズ線は下側にある第１の
メタライズ線およびポリシリコン線から独立して延びる
ことができる。もちろん、第２のメタライズ線と第１の
メタライズ線の間には接点を設ける必要がある。第２の
メタライズ線とポリシリコン線の間の接続は常に第１の
メタライズ層を通る。従来技術では、論理出力と次の入
力との不整合のため。

第２のメタライズ層において難しい接続をしなければな
らなかった。しかし、第２のメタライズの接続のだめに
必要とされる接点は高価なチップ面積を消費し、相互接
続が長くなればそれだけ除去すべきキャパシタンスが大
きくなり、したがって消費電力を増大させ、速度を低下
させる。本発明で可能な整合によれば、論理信号のだめ
の第２のメタライズの使用を相当低減することができる
。

しかし、接続が難かしいとき、特に２．５本の第１メタ
ライズ線の追加だけでは達成し得ない困難な交差の問題
があるときは、第２のメタライズを使うことができる。

Ｆ０発明の効果 本発明によれば、論理ゲート間での入出力線。

制御線、クロック線などの相互接続線の位置整合を簡単
に実現でき、配線を簡単にし且つ論理ゲート間の配線長
を短くすることができる。

【図面の簡単な説明】

第１図は本発明の一実施例の構成図、第２図は論理回路
図、第３図は２人力ＮＡＮＤゲートのレイアウト図、第
４図は２人力ＮＡＮＤゲートの回路図、第３図は２人力
ＮＯＲゲートのレイアウト図、第３図は２人力ＮＯＲゲ
ートの回路図、第７図は負荷トランジスタのレイアウト
図、第８図は従来の論理回路の相互接続を示す図、第９
図は本発明に基づく相互接続を示す図、第１０図乃至第
１５図は集積回路を構成するために用いられる種々の標
準セルを示す図、及び第１６図は本発明の別の実施例の
構成図である。 ６４．７２・１・ゲート電極、８８．９０・・・・２人
力ＮＯＲサブブロック、９２・・・・負荷トランジスタ
、９４．９６．１００ｅ・・・接触孔、９８・１・接触
セル、１０２．１０４．１０６ｅ・・・第１のメタライ
ズ線、１０８・・・・入力線、１１０・・・・出力線、
１１２・・・・相互接続線。　　　　。 論理回路しイアウド図 第１図 従−東 第４図 従東 第８図 第９図　　　　　第１０図　　　　第１１図第１４図　
　　　第１５図 第１６図

Claims (1)

1. 【特許請求の範囲】 下記の構成（イ）〜（ホ）を備える集積論理回路。 （イ）各列が少なくとも１つの論理回路を含むように複
   数の論理回路が列状に配置されており、各論理回路が第
   １の電圧と出力ノードとの間に接続された負荷装置と、
   上記出力ノードと第２の電圧との間に接続され入力信号
   を受取る少なくとも１つの論理装置とを有し、上記出力
   ノード接続された出力線に論理出力信号を発生すること
   。 （ロ）少なくとも１つの上記論理回路が複数の論理サブ
   ブロックに分割された複数の上記論理装置を有し、各論
   理サブブロックが列方向に分離して形成された別々の拡
   散ウェルに形成されていること。 （ハ）各列が列方向に延びるように形成された、上記第
   １の電圧に接続された第１の導電線、上記第２の電圧に
   接続された第２の導電線、および上記出力ノードに接続
   された第３の導電線を有すること。 （ニ）上記少なくとも１つの論理回路の上記論理サブブ
   ロックの拡散ウェルの各々がその論理回路と関連する列
   の上記第２および第３の導電線に接続されていること。 （ホ）上記少なくとも１つの論理回路の上記出力線が列
   方向と直交する行方向に延びて、その出力線から論理出
   力信号を受取る他の列の論理回路の上記論理装置に接続
   されていること。