JPS58194362A

JPS58194362A - 電子デバイス

Info

Publication number: JPS58194362A
Application number: JP57075971A
Authority: JP
Inventors: Tsunehisa Sukai; 須貝　恒久
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1982-05-08
Filing date: 1982-05-08
Publication date: 1983-11-12

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明は集積回路の電子デバイスに関し、その構成材料
の平面的な区−を形成する界面を、ＷＡｌの構成材料で
形成された層の所定領域をエツチングして除去し、この
所定領域も含めて第２の構成材料からなる層を積層形成
することにより構成することとして、前記区画が拡散に
よる確率分布に左右されることを可及的に抑制した電子
デバイスを提案するものである。

大規模集積回路においては、微細加工及びエツチング技
＊１１駆使して極めて多数の電子デバイスが構成され、
この電子デバイスが集積され各種の機能を有する回路が
構成される。ところで、従来は微細加工技術をステップ
・アンド・レビート法によって繰返すことにより、同−
檜の電子デバイスを複数個形成する。このような技術に
おいて、ｐ形半導体及びｎ形半導体の空間的な分布を形
成する場合は、ｐ形又はｎ形の不純物を拡散させること
によ妙行い、そのｐｎ接合面の位置は拡散領域の周縁と
して把握され、従って拡散処理時間を調整してｐｎ接合
面の位置制御がなされていた。然るに、拡散領域の大き
さは処理時間が一定であっても確率的な分布を示して変
動するため、ｐ形又はｎ形の不純物拡散によ層形成され
るｐｎ接合面位置は確率的な分散を示す。この確率的な
分散を技術的に抑制することには限界があり、従って、
電子デバイスが多数製作される場合においては、電子デ
バイスとして機能し得ない大きさに拡散領域が変動して
しまうことがらり、この変動が大規模集積回路等。歩留
り。低下要因とヶっ、いえ。　　　１本発明は斯かる事
情に鑑みてなされたものであって、非晶質半導体を積層
形成して層全体に不純物拡散を行い、ｐｎ接合内郷を形
成するための所望の領域を被覆するマスクを使用して粒
子線又は放射線等を照射し、所望の領域以外の部分をエ
ツチング除去することＫより、確率的分布に影響されず
に所望の形状パターンのｐｎ接合面郷が高歩留り・高速
度で形成された電子デバイスを提供することを目的とす
る。

本発明に係る電子デバイスは、絶縁物、導体物、ｐ形半
導体及びｎ形半導体の各構成材料のうち２ｇ以上のもの
を立体的に分布させて構成される電子デバイスに＄Ｐい
て、第１及び第２の構成材料の平面的な区画を形成する
界面を、第１ｏ＄成材料で形成された層の所定領域をエ
ツチングして除去し、この所定領域も含めて第２の構成
材料からなる層を積層形成することにより構成してなる
ことを＊＊とするものである。

集積回路を製造する場合には、膜状に形成されたウェハ
をエツチングして所定領域友は除去する工程が不可欠で
ある。エツチング工程にはレジス）ｉｊ＊を形成するた
めにマスクが使用される。マスクは所望のレジストｉｉ
＊パターンの１０〜１００倍に拡大した原図を使用して
、これをその拡大倍率で縮小したパターンで所銅電子ビ
ーム描画法等により窓を穿設したものであり、微細なレ
ジストｉｉｉ＊パターンが描かれている。そして、ウェ
ハをエツチングする場合は、先ずウェハの表面にレジス
ト剤を均一な厚さに塗布し、硬化処理する。次いで、レ
ジスト膜上にマスクを重ね、アスクの窓を通過させて光
。

電子線又は放射線をレジスト膜に照射する。そうすると
、レジスト膜紘放射線等が照射された部分が変質し、特
定の化学溶剤ＫＴ４する溶解度が変化する。そして、ポ
ジ型の現像を行う場合は、化学溶剤によってレジスト膜
の変質部分のみを溶出せしめ、ウェハ上にレジス）ｌｊ
＊を形成する。次いで、ウェハを構成する材料を溶解除
去するドライ又はウェットのエツチング処理によって、
ウェハのレジスト剤が付着していない部分をレジスト画
像に対応するパターンで取り去り、電子デバイスの平面
的な微細構造を形成する。

本発明はこのようなエツチング処理と膜形成とを繰返し
行うことによって微細構造が形成された電子デバイスに
関するものである。即ち、基板上に第１ウエハを層形成
し、その所定部分を上述の如くエツチング除去して凹所
を形成し、この凹所も含めたデバイス表面の全面に第２
ウエハを層形成する。そうすると、この第２ウエハは第
１ウエハが除去された凹所な埋めるようにして形成され
、この部分がくほんだ状態で層形成される。そこで、第
２ウニノーの表面にレジスト剤を塗布し第１ウニ／・の
加工に使用したマスクを使用して放射線等を照射し、ネ
ガ型の現像を行う。

即ち、非照射部の変質していないレジスト膜部分を除去
し、レジスト剤が除去されて表面が露出した部分の第２
ウエノ・をエツチング除去する。次いで、レジスト膜を
全て除去すると、基板上にその構成材料である第１ウエ
ノ・と第２ウエハとの平向的パターンが形成され、両者
の平面的な区画を形成する界面が立体的に構成される。

第１図（ａ）〜（ｆ）は、上述の如くして立体的な界面
が形成される過程を示す模式図である。第１図（ａ）に
示す如く、半導体ウェハ１の表層部の所定位置に（＃細
加工技術等により電子素子２が形成されており、その表
面にはＳｉｎ、等の酸化膜からなる保＃ｊｌｌ！３が形
成されている。保護ｌＩ３は樹脂等の絶縁物を塗布して
形成することとしてもよい。次いで、第１図（ｂ）　Ｋ
示す如く、保ｉｉ！膜３における素子２の上方部分を上
述の如くしてエツチング除去し、凹所４を形成する。そ
の後、第１１１（ｃ）に示す如く、凹所４における素子
２の表面及び保護膜３０表面上に導体層５を形成する。

次いで、第１図（ｄ）　Ｋ示す如く、導体層５における
凹所４の部分以外の部分を上述の如くしてエツチング除
去する。即ち、凹所４を形成した際のマスクを使用して
ネガ型埃偉等により保護膜３上の突出した導体層部分を
エツチング除去するのであるが、この場合に保護膜３も
同時にエツチングされないように保護膜３と導体層５と
の材料の組合せ及びエツチング条件等を考慮する必要が
ある。そして、第１図（ｅ）に示す如く、再度デバイス
の表面に保■膜３ａを形成し、上述したのと同様の手順
で、導体層５上に導体層５ａを形成し、以下順次同様の
手順を繰返して保＄％　＠　３ｂ　、　３ｃと導体層５
，５ｃとを形成する。このようにして、ウェハ１に形成
された素子２を接続する導体層５等が積層形成され、導
体層５゜５ａ　、　５ｂ　、　５ｃによって各電子素子
が立体的に配線される。

ところで、保護膜３及び導体層５等の各加工層は有限の
厚さを有しているため、所−サイドエツチング埃象が生
ずる。即ち、１ｌｌｚ図（ａ）　Ｋ示す如く、基板６上
に加工層７を形成し、幅寸法ＬＲのレジスト膜′８を形
成し、加工層７をエツチング処理すると、第２図（ｂ）
に示す如く、加工層７はレジスト膜８に被覆されていな
い部分は勿論のこと、レジスト膜８の直下の部分４その
側縁がエツチングされる。このため、エツチング処理後
の加工層７の幅寸法（仕上り寸法）ＬＰはレジスト膜８
０幅寸法り凰より小さくなる。

なシ、サイドエツチングの大きさｔｊ：Ｌｕ−ｔデによ
り表わされるが、これは加工層の層厚に依存する。この
ようにエツチング処理においては、サイドエツチングが
生ずるため、第１図（ｂ）に示す如く、素子２上ＶＣｌ
口４を形成すべくエツチングを行うと、第３図（ａ）に
示す如く、保護膜３′と凹所４′との境界は素子２０表
面に垂直ではなくこれに対し傾斜したものとなる。この
ため、第３図（ｂ）及び（Ｃ）　ｋ示す如く、前述の第
１図（Ｃ）及び（ｄ）にて説明した処理を行い、基板１
及び素子２の表面上に保護膜３′及び導体層５゛からな
る平面的パターンを形成すると、その保護膜３′と導体
層５′との界面はデバイスの表面に傾斜したものとなる
。従って、レジスト膜の寸法、延いてはマスク窓の寸法
はサイドエツチングを考慮して設定する必要がある。

このようにして、第１図（ｆ）　Ｋ示す如く、多層構造
の立体的な構成とすることにより、ウェハｌに形成され
た各素子間を立体交叉させて相互接続することができる
。集積（ロ）路の集積規模が大きくなるにつれて、各素
子間の接続−に関してトポロジカルな問題が生ずるので
、これが集積回路の大規模化を阻む要因となるが、本発
明においては立体的な配線が可能であるから、モノリシ
ックな集積回路を高融通性で構成することができる。ま
た、導体層５．５ａ、５ｂ、・・・・・・を光導電性材
料で形成することにより、上層と下層とを光により結合
することができる。

次に、本発明に係る電子デバイスの１例として、電界効
果デバイスについて説明する。第４図（ａ）〜（ｑ）は
本発明に係る絶縁ゲート型電界効果トランジスタを製造
する際の層形成及びエツチング処理の過程を説明する模
式図である。第４図（ａ）に示す如く、結縁性物質から
なる基板９上にはアモルファスシリコンにｐ形不純物と
してＢｔＨｓ等をドーピングしたｐ形半導体層１０を形
成する。これは直流のグロー放電分解により形成される
が、ｐ形不純物Ｂｔｌ（６のドーピングは単結晶シリコ
ンにおける場合と同様にＳＨ，にＢａ−を混合すること
とすればよい。なお、ｎ形不純物としてはＰＨ，等があ
る。次に、＠４図（ｂ）に示す如く、ｐ形半導体層１ｏ
の所要部分を残して他の部分をエツチング除去する。こ
のエツチングは、エツチングガスとしてＣＦ４．　ＣＦ
、　＋　０゜又はＣＦ、　＋　Ｎ２ガスを使用したレジ
スト画像によるドライエツチング法により行うとよい。

次いで、第４図（Ｃ）に示す如く、デバイスの表面に酸
化物（Ｓｉｎ、）を気相成長させて絶縁膜１１を形成す
る。その後、第４図（ｄ）　Ｋ示す如く、ｐ形半導体層
１０に積層されている部分の絶縁膜１゜をエツチングし
て除去する。この場合に、絶縁膜１０がＳｉｎ、である
と龜は、エツチングガスとしてＨＦガスを使用するとよ
い。次いで、第４図（ｅ）に示す如く、このデバイスの
表面に酸化物等を気相成長させて再度絶縁ｇ１２を形成
する。そして、第４図（ｆ）　Ｋ示す如く、絶縁膜１２
　　　１におけるｐ形半導体層１ｏの直上域であって、
その中間部分の適宜領域をエツチング除去して凹所１３
を形成する。次いで、第４図（ｇ）に示す如く、デバイ
スの表面Ｋｐ形半導体層１４を、第４図（ａ）の場合と
同様にして形成する。そして、第４図（ｈ）に示す如く
、絶縁膜１２上のｐ形半導体層１４をエツチングして除
去し、ｐ形半導体層ｌＯ上にこれよ抄狭輻のｐ形半導体
層１４を形成する。

次いで、デバイスの表面にレジスト膜１６を所要のパタ
ーンで形成し、第４図（ｉ）に示す如く、ｐ形半導体層
１０の直上域の絶縁膜１２をエツチング除去して、ｐ形
半導体層１４０両側に凹所１５．１５を形成する。そし
て、凹所１５の形成に使用したレジスト膜１６を残存さ
せたまま、第４図（ｊ）に示す如く、デバイスの表面ｉ
Ｃｎ形半導体層１７を形成する。次いで、第４図（ｋ）
に示す如く、ｎ形半導体層１７のレジスト膜】６上の部
分をエツチングして除去し、更にレジスト膜１６を除去
して、ｐ形半導体層１０上にｐ形半導体層１４を中央に
して両側にｎ形半導体１ｄ　１７　、　ｌ　７が配設さ
れた半導体層な形成する。

そして、第４図（１）に示す如く、デバイス表面に絶縁
膜１８を形成し、第４図−に示す如く、絶縁膜１８にお
けるｎ形半導体層１７七の適宜領域をエツチング除去す
る。次いで、第４図（ｎ）に示す如く、デバイス表面に
導体層２０を形成し、更に、第４図（Ｑ）に示す如く、
導体１−２０におけるｐ形半導体層１４の直上域を除く
絶縁膜１８上の部分をエツチングして除去する。そうす
ると、ｐ形半導体層１４に対して絶縁膜１８を介して対
向する電極２０ａと、ｎ形半導体層１７゜１７から夫々
導出された電極２０ｂ　、　２０ｃとが形成される。と
ころで、上記谷工程の外に、４工程を追加することによ
り、第４図（ｐｉに示す如く、第４図（０１に示すデバ
イスに加え、その下層に形成されるデバイスと接続され
る電極２１ａ　、　２１ｂを形成することができる。＠
４図（ｆ）に示す如く、各層を積層形成していくことｋ
よって、集積回路とノー状をなして形成していくことが
できるが、この場合に、最下層の素子は第４図（０）　
Ｋ示す形状をなし、その他の素子はｔａ４図（ｐ）に示
す形状をなすことＫなる。なお、第４図（ｑ）は第４図
（ｐ）に示すデバイスの平面図である。

このように本発明に係る電子デバイスは、その平面的な
区画を形成する界面をエツチング処理によ抄正確に構成
するものであるから、拡散における確率的な分散の影譬
な受けない。また、各素子間の接続を所要形状の導体層
を形成して行うから、接続線が交叉するような場合にお
いては、更にその上に所要形状の導体層を形成すればよ
いので、従来の集積回路におけるような所■配線のトポ
ロジカルなｐＩＩ３題は生じない。しかしながら、集積
回路の製造工程を可及的に少くするためには、各素子間
の接続を一層において行うのが好ましく、また、各層毎
に可及的に多数のデバイスを形成するのが好ましい。

第５図乃至第７図は、上記観点に立って、共通の層形成
及びエツチング処１１によって形成された各種の電子デ
バイスを示す縦断面図であり、第５図線ＭＯ８ＩＩＦＥ
Ｔ、第６図はダイオード及び第７図はノ（イボーラトラ
ンジスタについてのものである。

第５図に示すＭＯ８１１ＦＥＴは、第４図（ａ）〜（ｐ
）　Ｋ示す如く製造され、図中破線にて示す如く、第１
層はｐ形半導体層２３Ｊｌであ抄、第２層はｐ形半導体
層２３ａ上Ｉｐｃｐ形半導体層２３ｂを中間にしてｎ形
半導体層２４ｇ、２４ｂが配設されている。また、第３
層は絶縁層２５であり、絶縁層２５を介して、ゲートた
る電極２７がｐ形半導体層２３ｂと対向するように配設
され、ソース及びドレインとなる夫々電極２６ｇ、２６
ｂが絶縁層２５を挿通してｎ形半導体層２４ａ、２４ｂ
から導出されている。一方、第６図に示すダイオード２
８は第１層が絶縁層であ抄、第２層がｐ形半導体層２９
である。

第３層はｐ形半導体層３０であるが、これは他のデバイ
スと工程を合わせるために設けられる。

第４層はｎ形半導体層３１であや、ｎ形半導体層３１上
に電極３２が配設され、またｐ形半導体層２９からは電
極３３が導出されている。更に、第７図に示すバイポー
ラトランジスタ３４は第１層が絶縁層であり、第２層、
箒３層及び第４層に夫々ｎ形半導体層３５．ｐ形半導体
層３６及びｎ形半導体層３７が形成され、ＮＰＮ構造の
バイポーラトランジスタが＼構成されている。そして、
ｐ形半導体層３６からＶまベースとなる電極３８が導出
され、ｎ形半導体層３５゜３７からは夫々エミッタ、コ
レクタとなる電極４０．３９が導出されている。なお、
第５図乃至第７図において、非斜線領域は絶縁物からな
る層を示している。このように、１４１層は絶縁物とｐ
形半導体、第２層は導体、ｐ形半導体。

ｎ形半導体及び絶縁物、第３層は導体、ｐ形半導体及び
絶縁物、第４層は導体、ｎ形半導体及び絶縁物、並びに
第５層は導体と絶縁物で構成されている。従って、材料
の種類は第２層が最も多く、この場合でも第４図（Ｐ）
に示したデバイスと同数であるから、上記３個のデバイ
スを第４図（ｐ）に示すデバイスと同数の工程で製造す
ることができる。

次に１同様の観点に立ち、層形成及びエツチング処理を
駆使して製造される各種の論理回路について説明する。

第８図乃至第１１図はいずれもＭＯ８型ＦＥＴを基本に
構成される論理回路であって、第８図はインバータ、第
９図はＮＡＮＤ回路、第１０図はＮ０ＲＱ路、第１１図
はフリップフロップ（ロ）路である。各図において、（
ａ）　、　（ｂ）　、　（Ｃ）は夫々回路図、平面図、
縦断面図である。これらの各デバイスは同一の工程によ
り同時に製造される。第８図に示すインバータ４１は、
第１ＭＫｐ形半導体層４２を有し、第２層にｎ形半導体
層４３．ｐ形半導体層４４．ｎ形半導体層４５．ｐ形半
導体層４６及びｎ形半導体層４７が交互に配設され、第
３層には絶縁層４８が形成され、第４層及び第５層には
電極４９．５０，５１．５２が配設されている。電極４
９及び電極５２は絶縁層４８な挿通して夫々ｎ形半導体
層４３及びｎ形半導体層４７に接続されており、電極５
０はｐ形半導体層４４と絶縁層４８を介して対向し、ま
たｎ形半導体層４５と接続されている。更に、電極５１
は絶縁層４８を介してｐ形半導体層４６と対向している
。このような構成のインバータ４１においては、ｐ形半
導体層４２，４４、ｎ形半導体層４３．４５、絶縁層４
８及び電極４９．５０からＭＯ８ＷｉＦＥＴ５３が構成
され、ｐ形半導体層４２．４６、ｎ形半導体層４５．４
７、絶縁層４８及び電ｊａ！、５１，５２からＭＯ８型
ＦＥＴ５４が構成される。そして、−極４９はＭＯ８１
ｊｌＦＥ’ｒ５３の７−スに＊続されるＥ端子となり、
電極５３はＭＯ８ｌｌＦｇＴ５３のゲート並びにゲート
及びドレイ／に接続されるＡ端子となる。電極５１はＭ
Ｏ８ｆｉＦＥＴ５４のゲート及びこれに接続されるＡ端
子となり、電極５２は接地されるＧ端子となる。

一方、第９図に示すＮＡＮＩ）回路５５はｆｉ４１層に
ｐ形半導体層５６が形成され、第２層にｎ形半導体層５
７，５９，６１．６３及びｐ形半導体層５８，６０．６
２が交互に形成されている。

また、第３層は絶縁層６４であり、第４層及び第５層に
電極６５．６６．６７．６８．６９が配設されている。

電極６５はＭＯ８型ＦＥＴ７０のソースに接続されるＥ
端子であり、電極６６はＭＯ８型ＦＥＴ７０のゲート並
びにゲート及びドレインに接続されるＡＢ端子となる。

電極６７及び６８は夫々ＭＯ８型ＦＥＴ７１及び７２の
ゲート並びにゲーＨＣ接続される夫々Ａ端子及びＢ端子
となる。電極６９は接地されるＧ端子である。

また、第１０図に示すＮＯＲ回路７３はｐ形半導体層７
４が形成された第１層上にｎ形半導体層７５，７７．７
９及びｐ形半導体層７６゜７８が形成されているが、ｎ
形半導体層７７は平面的に分岐するように形成され、ｐ
形半導体層７８は並列的に１対形成されている。そして
、絶縁層８０を介して又はこれを挿通して電極８１．８
２．８３．８４が配設されている。電極８１はＭＯＳ型
）”ＥＴ８５０７−ＸＫ接続さ　　“、ｉ。

れるＥ端子、電＆８２はＭＯ８ｆｉｉｌＦＥＴ８５のゲ
ート及び（Ａ−１−Ｂ）端子、電極８３はＭＯ８皺ＦＥ
Ｔ８６のゲート及びＡ端子、電極８４はＧ端子となる。

第１１図に示すフリップフロップ回路８８は、ｐ形半導
体層８９上に、ｎ形半導体層９０゜９２．９４及びｐ形
半導体層９１．９３を積層形成し、そして、第３層の絶
縁層９５と第４層及び１１ｇ５層に電極９６．９７，９
８．９９を配設したものである。また、各ＭＯ８ＷＦＥ
Ｔ１０１乃至１０６は第１１図（ｂ）に示す平面的パタ
ーンで配設され、Ｅ端子となる電極９６、Ｂ端子となる
電極９９、Ａ端子となる電極及びＧ端子となる電極並び
に各ＭＯ８ｌｉｌｌＦｇＴ　１０１乃至１０６のゲート
となる電極９７．９８（ＭＯ８型ＦＥＴ１０３及び１０
６についてのみ図示）轡は第４層に形成された導体層１
００により配線されている。なお、第１１図（ｂ）に示
す如く、導体層１０゛０による配線は交叉部を迂回させ
る構成としたから、フリップフロップ回路８８は第８図
乃至第１０ＩＩＫ示すインバータ４１゜ＮＡＮＤ回路５
５及びＮＯＲ回路７３と同一の層形成工程で形成される
。

次に、バイポーラトランジスタを基本に構成される′各
種の論理回路について説明する。第１２図はインバータ
、第１３図はＮＡＮＤ回路、第１４図はＮＯＲ回路、第
１５図はフリップフロップ回路である。各図において、
（ａ）　、　（ｂ）　、　（Ｃ）は夫々回路１、平面図
、縦断面図である。バイポーラトランジスタ自体の基本
的な構成は第７図に示す如くであ抄、各論理（ハ）路の
構成はＭＯ８型ＦＥＴを基本に構成されるもの（第８図
乃至第１１図″）と大差がないから、図中、ｎ形半導体
につきｎ、ｐ形半導体につきｐ及び導体（電極）につき
ｅと表示して説明を雀略する。なお％ＥｔＡ９人、Ｂ　
、ｎ、＜　１了Ｉ）はいずれも接点であや、Ｇ端子は接
地に接続される。ＭＯ８型ＦＥＴを基本とする各論理回
路は（第８図（Ｃ）乃全第１１図（Ｃ）参照）５層で構
成されるのに対し、このバイポーラトランジスタを基本
とする各論理回路は第１２図（Ｃ）乃至第１５図（Ｃ）
に示す如く４層で構成され、また平面的形状もＭＯ８型
ＦＥＴの場合に比して小さいので、バイポーラトランジ
スタを基本回路として論理回路を構成する方がＭＯ８型
Ｆ’ＥＴを基本回路とする場合に比して低コストとなる
。

次に、本発明に係る電子デバイスの１実施例であるＣＣ
Ｄデバイスについて第１６図（ａ）〜（Ｃ）に基いて説
明する。第１６図（ｂ）はＣＣＤデバイスの縦断面図、
ｔｓ１６図（ａ）は電極１１２の配置図、第１６図（Ｃ
）は第１６図（ｂ）のＣ−Ｃ線による横断面図である。

アモルファス形の不純物半導体からなる透明な基板１１
５上ＫＳｔＯ，等の酸化膜からなる絶縁膜１１４が形成
され、絶縁膜１１４上に電極１１２が所定間隔をおいて
ＣＣＤＣパテス１１１の長手方向に配設されている。

電極１１２はＣＣＤデバイス１１１０幅方向に着設され
た帯状の１対の転送電極１１２１と転送電極１１２１間
に配設された蓄積電極１１２ｂとからなる。転送電極１
１２ａ間には２相電圧が印加され、蓄積電極１１２ｂに
は直流電圧が印加されるようになっている。転送電極１
１２ａ及び蓄積電極１１２ｂ間は合成樹脂製の保繰膜１
１３で充填し被覆しである。基板１１５の下面には合成
樹脂製の不透明な絶縁＠１１６が形成され、絶縁膜１１
６に、介在してＮＰ構造の光電変換素子１１７が所定間
隔をおいて配設されている。光電変換素子１１７はイオ
ンビーム蒸着法等により形成されたｎ形半導体及びｐ形
半導体がそのｐｎ接合面をＣＣＤデバイス１１１０表面
に垂直にして配設されている。そして−１電荷の移動経
路としてｐ形半導体部分は接地されており、光電変換素
子１１７に光が照射されると、充電変換素子１１７に少
数電流キャリアが誘起され、このキャリアは基板１１５
内を蓄積電極１１２ｂに静電的に吸引されて絶縁膜１１
４に向けて移動する。また、このキャリアＦｉ２相電圧
が印加された転送電極１１２ａＫよって基板１１５内を
転送される。なお、第１６図（Ｃ）　ｋ示す如く、基板
１１５の両側測量は合成樹脂製の保膜膜１１８　　　　
　　）’１及び１１９で被覆されており、保饅膜１１３
及び絶縁膜１１６と共に基板１１５に光が侵入しないよ
うＫしである。斯かる構成０ＣＣＤデバイスＩＩＩＦｉ
、第４図（ａ）　〜（９）　Ｋ示す層形成及びエツチン
グの処理と同様の処理を繰返すことによって製造される
。従って、各光電変換素子１１７及び電極１１２等の平
面的区画を形成する界−は、拡散による確率的分散に影
響されることなく極めて高精度で形成される。

以上詳細に説明した如く、本発明に係る電子デバイスは
、絶縁物、導体物、ｐ形半導体及びｎ形半導体の各構成
材料から平面的パターンを形成する場合に、第１０構成
材料で形成された層の所定領域をエツチングして除去し
この所定領域も含めて第２の構成材料からなる層を積層
形成して各構成材料の平面的な区画を形成する界面を構
成するものであるから、不純物の拡散処理による確率的
分布に影響されずに所望の形状パターンのｐｎｍ金画等
が高歩留抄、高速度で形成される。なシ、本発明は上記
の特定の実施例に限定されるべ趣ものではなく、本発明
の技術的範囲内において種々の変形が可能である。

【図面の簡単な説明】

第１図（ａ）〜（ｆ）は立体的な界面を形成する過程を
説明する模式図、第２図（ａ）　、　（ｂ）はサイドエ
ツチング現象を説明する模式図、第３図（ａ）〜（Ｃ）
はサンドエツチングを考慮した界面の模式図、第４図（
ａ）　〜（ｑ）はＭＯ８ＷｉＦＥＴを製造する際の層形
成及びエツチング処理の過程を説明する模式図、第５図
は本発明に係るＭＯ８型ＦＥＴの縦断面図、第６図は本
発明に係るダイオードの縦断面図、第７同社本発明に係
るバイポーラトランジスタの縦断面図、第８図、第９図
、第１０図、第１１図ＦｉＭＯ８型ＦＥＴを基本回路と
する夫々インバータ、　ＮＡＮＤ回路、ＮＯＲ回路。フリップフロップ回路に−し、各図（ａ）　、　（ｂ）
　、　（Ｃ）は夫々回路図、平面図、縦断面図、第１２
図。第１３図、第１４図、第１５図はバイポーラトランジス
タを基本回路とする夫々インバータ。ＮＡＮＤ回路、ＮＯＲ回路、フリップフロップ回路に関
し、各図（ａ）　、　（ｂ）　、　（Ｃ）は夫々回路図
、平面図、縦断面図、第１６図ｄｃｃＤデバイスに関し
、同図（ａ）　、　（ｂ）　、　（Ｃ）は夫々電極配置
を示す模式図、縦断面図、Ｃ−Ｃ線による横断面図であ
る。（符号の説明）１：半導体クエハ　　２：素子３；保饅膜　　　　　４：凹所５：導体層　　　　　９；基板１０．１４２ｉ）形半導体層１１．１２，１８ｓ絶縁膜１６：レジスト膜　　１７；ｎ形半導体層２０ａ　、　
２０ｂ　、　２０ｃ　：電極特許出願人　株式会社　リ
コー〜　−一・第１図）２５０５第２図第３図第４図１゜第４図第４図第５図３６　　　　３５第８図Ｅ第９図第１０図第１１図第１２図Ｅ第１３図＼０８１４図

Claims

【特許請求の範囲】ｌ　絶縁物、導体物、ｐ形半導体及びｎ形半導体の各構
成材料のうち２種以上のものを立体的に分布さ−せて構
成される電子デバイスにおいて、第１及び第２の構成材
料の平面的な区画を形成する界面を、第１の構成材料で
形成された層の所定領域をエツチングして除去し、この
所定領域も含めて第２の構成材料からなる層を積層形成
することによシ構成してなることを特徴とする電子デバ
イス。２　第１種の半導体からなる第１層上に前記第１種の半
導体からなる部分を第２Ｉｌの半導体からなる部分の中
間に配した第２層が形成され、前記ｔｓ２層の前記第１
１１の半導体からなる部分上に絶縁層を介して導体層を
形成し、前記第２層の前記第２種の半導体からなる部分
及び餉紀導体層に電極を配してなる電界効果デバイスに
おいて、前記第１種及び第２種の半導体の平面的な区画
を形成する界面を、前記第１種及び第２種の半導体並び
に絶縁物の各構成材料のうち、−の構成材料で形成した
層の所定領域をエツチングして除去し、この所定領域も
含めて他の構成材料からなる層を積層形成することによ
り構成してなることを特徴とする電界効果デバイス。３　第１種の半導体からなる第１層上に第２１１の半導
体からなる第２層を形成し、該第２層上に前記第１種の
半導体からなる第３層を形成し、各層に電極を配してな
るバイポーラトランジスタにおいて、前記第１１１及び
第２種の半導体の平面的な区画を形成する界面を、前記
第１種及び第２積め半導体並びに絶縁物の各構成材料の
うち、−の構成材料で形成した層の所定領域をエツチン
グして除去し、この所定領域も含めて他の構成材料から
なる層を積層形成することにより構成してなることを特
徴とするバイポーラトランジスタ。４　基板に形成された各電子素子を導体物を層形成して
配線してなる電子デバイスにおいて、前記基板上に形成
され所定領域がエツチング除去された絶縁層と、前記所
定領域も含めて積層形成され前記所定領域以外の部分を
エツチング除去された導体層とを有し、該導体層により
前配電子デバイスを配線してなることを特徴とする電子
デバイス。