JPH02101767A

JPH02101767A - 半導体装置

Info

Publication number: JPH02101767A
Application number: JP25375388A
Authority: JP
Inventors: Masahito Kenmochi; 剣持　雅人; Shigeru Kanbayashi; 神林　茂; Shinji Onga; 恩賀　伸二
Original assignee: Agency of Industrial Science and Technology
Current assignee: National Institute of Advanced Industrial Science and Technology AIST
Priority date: 1988-10-11
Filing date: 1988-10-11
Publication date: 1990-04-13

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】特にエミッタカップルドロジック（Ｅ　ＣＬ）により、
論理素子を構成した半導体装置に関する。

（従来の技術）半導体論理素子はＣＰＵ　（中央演算処理装置）の基本
をなすもので、この論理素子には大きく分けてＭＯＳ型
とバイポーラ型とがある。いずれも２次元的に配置した
もので、ＭＯＳ型のものは高集積化及び低消費電力化に
は適しているが、一般には演算速度が遅く高速化には不
向きであると言われている。一方、バイポーラ型、とり
わけｎｐｎ型は高速化には極めて有利であるが、素子分
離領域の形成や配線に要する面積が大きく、高集積化に
は不向きと言われている。

ところで、３次元素子技術に関して調べてみると、既に
イメージプロセッサの試作やメモリ等の分野で発表例が
あるが、ＣＰＵ自体に適用したものはないのが現状であ
る。今までの３次元化はむしろ高集積化を目的としたも
のであり、例えばメモリの試作もこの発想によるもので
ある。即ち、ＣＰＵの基本要素となる論理素子を多層化
しようその目的とするところは、５ＯＩｆａ層構造の真
の、利点を十分に発揮させ、これを回路機能に応用しよ
うとするもので、論理素子を３次元的に構成することが
でき、且つ配線領域の低減をはかって素子の高集積化及
び高速化に寄与し得る半導体装置を提供することにある
。

［発明の構成］ジスタからなる論理素子を３次元に構成しても、上下の
トランジスタの接続のために配線を引き回す必要があり
、配線領域が大きくなり、高集積化をはかることはでき
ない。また、配線が長くなると、論理素子の動作を高速
化することはできない。

（発明が解決しようとする課題）このように従来、イメージプロセッサやメモリ等に３次
元構造を適用した例はあるが、論理素子を３次元構造に
した例はない。また、論理素子を３次元構造にしても、
十分な高集積化及び高速化をはかることは極めて困難で
ある。

本発明は、上記事情を考慮してなされたもので、短くし
、コレクタ部を縦型にすることにより出力信号線を短く
する点にある。

即ち本発明は、論理素子を３次元構造に構成した半導体
装置において、絶縁膜を挟んで上下に分離された２つの
積層半導体層を有し、それぞれの半導体層にエミッタ、
ベース及びコレクタを平面的に配列したバイポーラトラ
ンジスタを形成し、上下のトランジスタのエミッタ同士
及びコレクタ同士を縦型配線により接続して論理素子の
一部を９．５ｍＡ　、走査速度］、　ＯＯｍ　ａ　／　
ｓで線状化ビームと直角な方向に走査した。この結果、
シリコン基板へダメージを与えずに、絶縁膜２０上にシ
リコン単結晶層３０を形成することができる。なお、電
子ビーム加速電圧、ビーム電流、走査速度等の条件は、
多結晶層や絶縁膜の膜厚や膜質等により変化させてもよ
い。

次いで、上部の０．５μｍ厚のＳｉｎ、膜（保護膜）を
弗化アンモニア水等を用いて剥離し、露呈した単結晶シ
リコン層３０に素子を形成する。このとき、素子分離は
島状に分離する方法を用いた。

これらの素子を平面的に示したのが第２図（ａ）である
。即ち、シリコン層３０に横型のｎｐｎ　）ランジスタ
Ｑ２．Ｑ３が形成され、トランジスタＱ２のベースは配
線３１を介して入力Ｂに接続され、エミッタは配線３２
を介してトランジスタＱ３のエミッタに接続されている
。また、トラン第１層目のシリコン層３０に上記構造を
作成した後、先の同様の方法で層間絶縁膜４０．再結晶
化単結晶シリコン層５０を形成し、このシリコン層５０
にバイポーラトランジスタＱ　ｒ　＋　Ｑ　４　＋Ｑ５
を形成する。これらの素子を平面的に示したのが第２図
（ｂ）である。即ち、シリコン層５０に横型のｎｐｎ　
）ランジスタＱ１．Ｑ４　、Ｑ、が形成され、トランジ
スタＱ、のベースは配線５１を介して入力Ａに接続され
、エミッタは縦型配線５２を介して下層トランジスタＱ
２のエミッタに接続されている。トランジスタＱ１のコ
レクタは、縦型配線５３を介して下層トランジスタＱ１
のコレクタに接続されると共に、配線５４を介してトラ
ンジスタＱ、のベースに接続され、さらに抵抗Ｒ】を介
してトランジスタＱ、のコレクタに接続されている。ま
た、トランジスタＱ５のコレクタは抵抗Ｒ２及び縦型配
線５５を介して下層トランジスタＱ３のコレクタに接続
され、エミッタは配線５６を介して出力ＮＯＨに接続さ
れている。トランジスタＱ２のコレクタは縦型配線５７
を介して下層トランジスタＱ３のコレクタに接続され、
−と第３図のようになり、本装置が２人力のＮＯＲ回路
を構成しているのが判る。そしてこの場合、上下の素子
間は絶縁膜４０で分離しているので、素子分離領域の形
成を必要としない。また、上下の素子間の信号の連結は
、単に垂直方向に結ばれており、その距離は絶縁膜４０
の膜厚だけでよく、せいぜい３０００〜５０００人でよ
い。従来の結線では数μｍを要していたが、本実施例構
造では数分の１から十分の１にもなることが確認できた
。また、本発明では図からも判るようにＥＣＬの入力素
子サイズで積層しており、面積も数分の１に減少できる
ことが判った。

比較のために、２人力のＮＯＲ回路を平面で形成した場
合のパターンを第４図（ａ）　（ｂ）に示す。ここで、
（ａ）はバイポーラトランジスタで実現した場合、（ｂ
）はＭＯＳトランジスタで実現した場合である。いずれ
も本実施例装置に比して大面積が必要となっているのが
判る。

かくして本実施例によれば、バイポーラトランジスタを
３次元に積層して２人力のＮＯＲ回路をびコレクタを共
通接続しているので、この点による高集積化、高速化が
有効である。

なお、本発明は上述した実施例に限定されるものではな
い。例えば、前記シリコン基板の代わりには、ゲルマニ
ウム、ガリウムや砒素、インジウム・燐等を用いても同
様の効果が得られる。また、実施例では、半導体基板と
して単結晶シリコンウェハを用いたが、例えばＳ　ＯＳ
　（ＳｌｉＩｃｏｎＯｎ　５ａｐｐｈｉｅｒ　）又は第
１ＳＯＩ層を基板として、さらにもう１層、又は第２Ｓ
Ｏ１層を順次形成し、基板１層目と第１ＳＯＩ層、第１
ＳＯＩ層と第２ＳＯＩ層、第２ＳＯ１層と第３８０１層
・・・と積層構造において繰り返し形成していくことも
可能である。その他、本発明の要旨を逸脱しない範囲で
、種々変形して実施することができる。

［発明の効果］以上詳述したように本発明によれば、バイポーラトラン
ジスタを積層構造とし、エミッタ部への結合配線及びコ
レクタ部への結合配線を縦型にし単結晶シリコン層、５
２．５３．５５．５７・・・縦型配線。Ｑ１〜Ｑ５・・
・トランジスタ、Ｒ３Ｒ２・・・抵抗。

出願人　工業技術院長　飯塚幸三第１図は本発明の一実施例に係わる半導体装置の概略構
成を模式的に示す斜視図、第２図は同装置の１層目及び
２層目の構造を示す平面図、第３図は同装置の等価回路
図、第４図は従来の２人力ＮＯＲ回路の配置構成を示す
平面図である。

１０−・・シリコン基板、２０・・・ＳｉＯ２膜（絶縁
膜）　３０・・・第１層単結晶シリコン層、３１゜３２
．３３，５１，５４．５６，５８．５９・・・配線、４
０・・・５ｉ０２膜（絶縁膜）、５０・・・第２層第２
図 −」Δへ免１俵小守シ艮

Claims

【特許請求の範囲】

（１）絶縁膜を挟んで上下に分離された積層半導体層を
複数層有し、それぞれの半導体層にバイポーラトランジ
スタを形成し、上下のトランジスタを縦型配線により接
続して論理素子を構成したことを特徴とする半導体装置
。
（２）絶縁膜を挟んで上下に分離された２つの積層半導
体層を有し、それぞれの半導体層にエミッタ、ベース及
びコレクタを平面的に配列したバイポーラトランジスタ
を形成し、上下のトランジスタのエミッタ同士及びコレ
クタ同士を縦型配線により接続して論理素子の一部を構
成したことを特徴とする半導体装置。
（３）前記半導体層は、電子ビーム又はレーザビームに
より溶融再結晶化された単結晶であることを特徴とする
請求項１又は２記載の半導体装置。