JPH02156560A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH02156560A JPH02156560A JP30991088A JP30991088A JPH02156560A JP H02156560 A JPH02156560 A JP H02156560A JP 30991088 A JP30991088 A JP 30991088A JP 30991088 A JP30991088 A JP 30991088A JP H02156560 A JPH02156560 A JP H02156560A
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- Japan
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- bipolar
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- integrated circuit
- semiconductor integrated
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体集積回路、特に能動素子または受動素子
あるいはそれら双方が多層に積層された構造を持つ半導
体集積回路に関するものである。
あるいはそれら双方が多層に積層された構造を持つ半導
体集積回路に関するものである。
（従来の技術）
二次元的な微細化の限界を回避し半導体集積回路の大規
模化、高密度化を実現するため、能動層を積層多層化す
る三次元回路構造が提案されている。例えば、出品らに
よる昭和６０年度電子通信学会半導体、材料部門全国大
会講演論文集分冊２の６５ページに掲載された論文があ
る。この中で述べられている２層インクＣＭＯ８回路構
成では、相補型電界効果トランジスタ（以下ＣＭＯ８）
を構成するＮＭＯ８ＦＥＴおよびＰＭＯ８ＦＥＴを各々
異なる層に分けて搭載するため、従来のＮＭＯ８，ＰＭ
Ｏ８双方を一平面上に搭載していたものに比ベラエルが
不要である。このため水平方向の分離幅が狭くて済み高
集積密度化が可能なこと、ラッチアップ現象がないこと
、製造プロセス上でもマスク数が低減され短時間化が図
れること、など多くの利点がある。
模化、高密度化を実現するため、能動層を積層多層化す
る三次元回路構造が提案されている。例えば、出品らに
よる昭和６０年度電子通信学会半導体、材料部門全国大
会講演論文集分冊２の６５ページに掲載された論文があ
る。この中で述べられている２層インクＣＭＯ８回路構
成では、相補型電界効果トランジスタ（以下ＣＭＯ８）
を構成するＮＭＯ８ＦＥＴおよびＰＭＯ８ＦＥＴを各々
異なる層に分けて搭載するため、従来のＮＭＯ８，ＰＭ
Ｏ８双方を一平面上に搭載していたものに比ベラエルが
不要である。このため水平方向の分離幅が狭くて済み高
集積密度化が可能なこと、ラッチアップ現象がないこと
、製造プロセス上でもマスク数が低減され短時間化が図
れること、など多くの利点がある。
ＣＭＯ８構成本来の特長である低消費電力特性が維持さ
れるのは勿論である。
れるのは勿論である。
（発明が解決しようとする課題）
しかしながら、０ＭＯ８構成の弱点である大容量負荷の
駆動能力不足により高速動作が困難という問題が残って
いる。例えば、ゲートアレイ等に使われる２人力ＮＡＮ
Ｄゲートで１〜１０ｐＦの大容量負荷（外部パスライン
に相当）を駆動しようとすると、その遅延時間が、０Ｍ
Ｏ８構成では同一面積のバイポー９０ＭＯ８構成の２〜
６倍にもなるという見積りがある。
駆動能力不足により高速動作が困難という問題が残って
いる。例えば、ゲートアレイ等に使われる２人力ＮＡＮ
Ｄゲートで１〜１０ｐＦの大容量負荷（外部パスライン
に相当）を駆動しようとすると、その遅延時間が、０Ｍ
Ｏ８構成では同一面積のバイポー９０ＭＯ８構成の２〜
６倍にもなるという見積りがある。
本発明の目的は、上記０ＭＯ８構成を含み能動層を積層
多層化した半導体集積回路の０ＭＯ８構成を採るが故の
問題点を克服するための、新たな構成法を提供すること
である。
多層化した半導体集積回路の０ＭＯ８構成を採るが故の
問題点を克服するための、新たな構成法を提供すること
である。
（課題を解決するための手段）
本発明は、半導体素子を搭載した能動層を積層多層化す
る集積回路において、第１導電型の電界効果トランジス
タを第１の能動層に、第２導電型の電界効果トランジス
タを第２の能動層にそれぞれ搭載して相補型電界効果ト
ランジスタを構成ししかも第１あるいは第２の能動層の
少なくとも一方のにバイポーラトランジスタを混載した
半導体集積回路である。
る集積回路において、第１導電型の電界効果トランジス
タを第１の能動層に、第２導電型の電界効果トランジス
タを第２の能動層にそれぞれ搭載して相補型電界効果ト
ランジスタを構成ししかも第１あるいは第２の能動層の
少なくとも一方のにバイポーラトランジスタを混載した
半導体集積回路である。
（実施例）
以下、第１図を参照して本発明の実施例を詳細に説明す
る。
る。
第１図に示すように、シリコン基板などからなる第１の
能動層１にＮＭＯ８ＦＥＴ２を搭載する。次いで、層間
絶縁膜を介して第２の能動層３となるＳＯＩ層をレーザ
アニール技術あるいは電子ビームアニール技術等により
形成する。次いでＳＯＩ層をｎ型とし、ＰＭＯ８領域と
バイポーラ領域とを分離したのち、バイポーラ領域の一
部にベースとなるｐ型部を形成、ＰＭＯ８領域表面にゲ
ート絶縁膜を、バイポーラ領域の表面にも絶縁膜を形成
しそれにエミッタとコレクタの開口を設けたのち、ＭＯ
Ｓのゲート電極、バイポーラのエミッタ（コレクタ）拡
散源となるｎポリシリコンを堆積、加工する。次いでＰ
ＭＯ８のソース・ドレインとなるｐ層を形成することで
、ＰＭＯ８ＦＥＴ４およびＮＰＮバイポーラトランジス
タ５がＳＯＩ層に搭載されたことになる。これらのＮＭ
Ｏ８ＦＥＴ、ＰＭＯ８ＦＥＴ、ＮＰＮバイポーラトラン
ジスタを層間絶縁膜を貫く配線６により結線することで
バイポーラＣＭＯ８混載半導体集積回路を得る。
能動層１にＮＭＯ８ＦＥＴ２を搭載する。次いで、層間
絶縁膜を介して第２の能動層３となるＳＯＩ層をレーザ
アニール技術あるいは電子ビームアニール技術等により
形成する。次いでＳＯＩ層をｎ型とし、ＰＭＯ８領域と
バイポーラ領域とを分離したのち、バイポーラ領域の一
部にベースとなるｐ型部を形成、ＰＭＯ８領域表面にゲ
ート絶縁膜を、バイポーラ領域の表面にも絶縁膜を形成
しそれにエミッタとコレクタの開口を設けたのち、ＭＯ
Ｓのゲート電極、バイポーラのエミッタ（コレクタ）拡
散源となるｎポリシリコンを堆積、加工する。次いでＰ
ＭＯ８のソース・ドレインとなるｐ層を形成することで
、ＰＭＯ８ＦＥＴ４およびＮＰＮバイポーラトランジス
タ５がＳＯＩ層に搭載されたことになる。これらのＮＭ
Ｏ８ＦＥＴ、ＰＭＯ８ＦＥＴ、ＮＰＮバイポーラトラン
ジスタを層間絶縁膜を貫く配線６により結線することで
バイポーラＣＭＯ８混載半導体集積回路を得る。
（発明が解決しようとする課題）の項で述べた１〜１０
ｐＦの大容量負荷を駆動する２人力ＮＡＮＤゲートを本
実施例のバイポーラＣＭＯ８で構成すると、同一面積の
０ＭＯ８構成のように遅延時間が大きくなることはない
。
ｐＦの大容量負荷を駆動する２人力ＮＡＮＤゲートを本
実施例のバイポーラＣＭＯ８で構成すると、同一面積の
０ＭＯ８構成のように遅延時間が大きくなることはない
。
以上の実施例では、第１の能動層にＮＭＯ８、第２の能
動層にＰＭＯ８を配置したが逆の場合も可能である。ま
たＮＰＮバイポーラトランジスタを第２の能動層に配置
したが第１の能動層に配置してもよいし両層に配置して
もよい。またＮＰＮがＰＮＰであっても良い。また能動
層はシリコンの場合を説明したが、その一部または全部
がそれ以外の半導体であっても構わない。例えばバイポ
ーラトランジスタがＡｌＧａＡｓ／ＧａＡｓ、ＧａＡｓ
／Ｇｅ等のへテロ接合バイポーラトランジスタでもよい
。
動層にＰＭＯ８を配置したが逆の場合も可能である。ま
たＮＰＮバイポーラトランジスタを第２の能動層に配置
したが第１の能動層に配置してもよいし両層に配置して
もよい。またＮＰＮがＰＮＰであっても良い。また能動
層はシリコンの場合を説明したが、その一部または全部
がそれ以外の半導体であっても構わない。例えばバイポ
ーラトランジスタがＡｌＧａＡｓ／ＧａＡｓ、ＧａＡｓ
／Ｇｅ等のへテロ接合バイポーラトランジスタでもよい
。
（発明の効果）
以上、本発明のバイポーラＣＭＯ８混載半導体集積回路
を用いることにより、０ＭＯ８の低消費電力とバイポー
ラの高速性とを合せ持つ特長を有し、かつ０Ｍ０８回路
を１層の能動層上に搭載する場合に不可避であるウェル
の必要性、それに伴うラッチアップ現象と低い集積密度
という欠点を解消することができる。
を用いることにより、０ＭＯ８の低消費電力とバイポー
ラの高速性とを合せ持つ特長を有し、かつ０Ｍ０８回路
を１層の能動層上に搭載する場合に不可避であるウェル
の必要性、それに伴うラッチアップ現象と低い集積密度
という欠点を解消することができる。
第１図は本発明の詳細な説明するための構成図である。
図中の番号は以下のものを示す。
１・、・第１の能動層、２・・・ＮＭＯ８ＦＥＴ、３・
・・第２の能動層、４・・・ＰＭＯ８ＦＥＴ、５・・・
ＮＰＮバイポーラトランジスタ、６・・・配線。
・・第２の能動層、４・・・ＰＭＯ８ＦＥＴ、５・・・
ＮＰＮバイポーラトランジスタ、６・・・配線。
Claims (1)
- 半導体素子を搭載した能動層を積層多層化する集積回路
において、第１導電型の電界効果トランジスタを第１の
能動層に、第２導電型の電界効果トランジスタを第２の
能動層にそれぞれ搭載して相補型電界効果トランジスタ
を構成ししかも第１あるいは第２の能動層の少なくとも
一方の層にバイポーラトランジスタを混載したことを特
徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30991088A JPH02156560A (ja) | 1988-12-09 | 1988-12-09 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30991088A JPH02156560A (ja) | 1988-12-09 | 1988-12-09 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02156560A true JPH02156560A (ja) | 1990-06-15 |
Family
ID=17998809
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30991088A Pending JPH02156560A (ja) | 1988-12-09 | 1988-12-09 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02156560A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04291957A (ja) * | 1991-03-20 | 1992-10-16 | Fujitsu Ltd | 半導体記憶装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62145850A (ja) * | 1985-12-20 | 1987-06-29 | Fujitsu Ltd | 半導体装置 |
| JPS6351622A (ja) * | 1986-08-20 | 1988-03-04 | Nec Corp | 半導体膜の製造方法 |
-
1988
- 1988-12-09 JP JP30991088A patent/JPH02156560A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62145850A (ja) * | 1985-12-20 | 1987-06-29 | Fujitsu Ltd | 半導体装置 |
| JPS6351622A (ja) * | 1986-08-20 | 1988-03-04 | Nec Corp | 半導体膜の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04291957A (ja) * | 1991-03-20 | 1992-10-16 | Fujitsu Ltd | 半導体記憶装置 |
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