JPS62145850A - 半導体装置 - Google Patents
半導体装置Info
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- JPS62145850A JPS62145850A JP60288288A JP28828885A JPS62145850A JP S62145850 A JPS62145850 A JP S62145850A JP 60288288 A JP60288288 A JP 60288288A JP 28828885 A JP28828885 A JP 28828885A JP S62145850 A JPS62145850 A JP S62145850A
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- Japan
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- boron
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- semiconductor element
- diffused
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要コ
４層構造の三次元半導体装置において、半導体基板およ
び第４層の半導体結晶層にｎ型不純物を拡散または注入
して形成する、ソース・ドレイン領域を有するＭＩＳＦ
ＥＴを設け、第２層および第３層の半導体結晶層にｎ型
不純物を拡散または注入して形成する、ソース・ドレイ
ン領域を有するＭＩＳＦＥＴを設けて、ｎ型不純物の硼
素を拡散、注入した層の熱処理を減らす。
び第４層の半導体結晶層にｎ型不純物を拡散または注入
して形成する、ソース・ドレイン領域を有するＭＩＳＦ
ＥＴを設け、第２層および第３層の半導体結晶層にｎ型
不純物を拡散または注入して形成する、ソース・ドレイ
ン領域を有するＭＩＳＦＥＴを設けて、ｎ型不純物の硼
素を拡散、注入した層の熱処理を減らす。
［産業上の利用分野］
本発明は半導体装置のうち、特に立体的（三次元）に積
層するＳＯＩ構造の半導体装置に関する。
層するＳＯＩ構造の半導体装置に関する。
半導体集積回路（ＩＣ）はＬＳｌ、ＶＬＳＩと二次元（
平面的）領域で微細化、高集積化されてきたが、それは
高度に集積化すれば高速に動作する等、回路特性が向上
するメリットが大きいからである。しかしながら、微細
化にも限度があり、それを更に高集積化するための手段
として、現在、ＩＣを立体的に積み上げた三次元半導体
装置（三次元ＬＳ Ｉ）が検討されている。
平面的）領域で微細化、高集積化されてきたが、それは
高度に集積化すれば高速に動作する等、回路特性が向上
するメリットが大きいからである。しかしながら、微細
化にも限度があり、それを更に高集積化するための手段
として、現在、ＩＣを立体的に積み上げた三次元半導体
装置（三次元ＬＳ Ｉ）が検討されている。
このような三次元ＬＳＩの基礎となるのは、８０１
（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎ５ｕｌａｔｏｒ）構造の
半導体素子（トランジスタ）であって、それは、絶縁膜
上に非単結晶質の半導体層を被着し、ビーム・アニール
して結晶化して、その結晶層に素子を形成し、かくして
、絶縁膜を介して２層、３層と半導体結晶層を積層する
構造である。
（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎ５ｕｌａｔｏｒ）構造の
半導体素子（トランジスタ）であって、それは、絶縁膜
上に非単結晶質の半導体層を被着し、ビーム・アニール
して結晶化して、その結晶層に素子を形成し、かくして
、絶縁膜を介して２層、３層と半導体結晶層を積層する
構造である。
しかし、かような三次元半導体装置は、上下の各層に設
けた半導体素子の相互間に悪影響を与えないように構成
するのが、歩留・品質上から望ましいことである。
けた半導体素子の相互間に悪影響を与えないように構成
するのが、歩留・品質上から望ましいことである。
［従来の技術］
第２図は従来の一実施例として、４層に積み上げた三次
元ＣＭＯ３半導体素子の断面図を示しており、１はｎ型
シリコン基板、２はｐウェル領域で、このシリコン基板
１にはｐチャネル半導体素子３．ｎチャネル半導体素子
４が設けられて、ＣＭＯＳインバータセルを構成してい
る。
元ＣＭＯ３半導体素子の断面図を示しており、１はｎ型
シリコン基板、２はｐウェル領域で、このシリコン基板
１にはｐチャネル半導体素子３．ｎチャネル半導体素子
４が設けられて、ＣＭＯＳインバータセルを構成してい
る。
且つ、絶縁膜を介して第２層にｐチャネル半導体素子５
およびｎチャネル半導体素子６が設けられ、同様にＣＭ
ＯＳインバータセルを構成しており、同じく第３層にｐ
チャネル半導体素子７およ ゛びｎチャネル半導
体素子８が設けられ、第４層にもｐチャネル半導体素子
９およびｎチャネル半導体素子１０が設けられて、いず
れもＣＭＯＳインバータセルを構成し、第２図はＣＭＯ
Ｓインバータセルを立体的に集積した半導体装置である
。
およびｎチャネル半導体素子６が設けられ、同様にＣＭ
ＯＳインバータセルを構成しており、同じく第３層にｐ
チャネル半導体素子７およ ゛びｎチャネル半導
体素子８が設けられ、第４層にもｐチャネル半導体素子
９およびｎチャネル半導体素子１０が設けられて、いず
れもＣＭＯＳインバータセルを構成し、第２図はＣＭＯ
Ｓインバータセルを立体的に集積した半導体装置である
。
なお、１１はフィールド酸化膜やその他の絶縁膜。
１２は素子間の接続配線を示している。また、第３図は
ＣＭＯＳインバータ回路図で、図中の電源記号ＶＤＤや
Ｖｓｓと第２図に示すＶ ＤＤ、 Ｖ ｓｓとは対応
させである。
ＣＭＯＳインバータ回路図で、図中の電源記号ＶＤＤや
Ｖｓｓと第２図に示すＶ ＤＤ、 Ｖ ｓｓとは対応
させである。
［発明が解決しようとする問題点］
ところで、上記のようなＳｏｌ構造の半導体装置を形成
する場合、公知のように、絶縁膜上に非単結晶質の半導
体層（多結晶シリコン膜など）を被着し、ビーム・７二
−ルして結晶化し、それを基板としているが、アニール
して結晶化した半導体基板（半導体結晶層）は、その層
全面が単一の単結晶層ではなく、結晶粒界（Ｇｒａｉｎ
Ｂｏｕｎｄａｒｙ）が存在する。即ち、そのような半
導体結晶層は大きな結晶粒の集合体になっており、その
半導体結晶層にできるだけ結晶粒界が悪影響を与えない
ように作成している。
する場合、公知のように、絶縁膜上に非単結晶質の半導
体層（多結晶シリコン膜など）を被着し、ビーム・７二
−ルして結晶化し、それを基板としているが、アニール
して結晶化した半導体基板（半導体結晶層）は、その層
全面が単一の単結晶層ではなく、結晶粒界（Ｇｒａｉｎ
Ｂｏｕｎｄａｒｙ）が存在する。即ち、そのような半
導体結晶層は大きな結晶粒の集合体になっており、その
半導体結晶層にできるだけ結晶粒界が悪影響を与えない
ように作成している。
しかし、半導体素子を形成する場合、イオン注入時のア
ニールやゲート酸化膜の形成など、高温度の熱処理を避
けることはできず、その熱処理によって結晶粒界を介し
た増速拡散が生じ、素子特性を劣化させると云う問題が
ある。例えば、チャネル長３μｍのチャネル領域をもっ
た半導体素子では、熱処理温度・時間は合算して１０５
０℃、２０分程度が限度である。そして、それより高温
・長時間の熱処理では、結晶粒界を介した増速拡散のた
めに、素子の品質が劣化したり、また、素子の形成が困
難になって、歩留が低下させる。
ニールやゲート酸化膜の形成など、高温度の熱処理を避
けることはできず、その熱処理によって結晶粒界を介し
た増速拡散が生じ、素子特性を劣化させると云う問題が
ある。例えば、チャネル長３μｍのチャネル領域をもっ
た半導体素子では、熱処理温度・時間は合算して１０５
０℃、２０分程度が限度である。そして、それより高温
・長時間の熱処理では、結晶粒界を介した増速拡散のた
めに、素子の品質が劣化したり、また、素子の形成が困
難になって、歩留が低下させる。
一方、半導体層に拡散またはイオン注入する不純物材料
としては、通常、ｐ型ドープ材は硼素（Ｂ）が用いられ
、ｎ型ドープ材は砒素（Ａｓ）や燐（Ｐ）が用いられて
いるが、硼素の拡散係数は砒素や燐の拡散係数と比べて
極めて大きく、そのため、上記の粒界に析出する不純物
は硼素が多くなる。
としては、通常、ｐ型ドープ材は硼素（Ｂ）が用いられ
、ｎ型ドープ材は砒素（Ａｓ）や燐（Ｐ）が用いられて
いるが、硼素の拡散係数は砒素や燐の拡散係数と比べて
極めて大きく、そのため、上記の粒界に析出する不純物
は硼素が多くなる。
従って、硼素の析出を抑制すれば、Ｓｏｌ構造の半導体
装置は高品質化することができ、本発明は、この点に留
意して、歩留を改善し、高品質化される三次元半導体装
置の構造を提案するものである。
装置は高品質化することができ、本発明は、この点に留
意して、歩留を改善し、高品質化される三次元半導体装
置の構造を提案するものである。
［問題点を解決するための手段］
その目的は、半導体基板上に第２層、第３１および第４
層の半導体結晶層を積層した、４層構造の半導体装置に
おいて、前記半導体基板および第４層の半導体結晶層に
ｐ型不純物を拡散または注入してソース・ドレイン領域
を形成する半導体素子を設け、第２層および第３層の半
導体結晶ＩＩＧこｎ型不純物を拡散または注入してソー
ス・ドレイン領域を形成する半導体素子を設けた半導体
装置によって達成される。
層の半導体結晶層を積層した、４層構造の半導体装置に
おいて、前記半導体基板および第４層の半導体結晶層に
ｐ型不純物を拡散または注入してソース・ドレイン領域
を形成する半導体素子を設け、第２層および第３層の半
導体結晶ＩＩＧこｎ型不純物を拡散または注入してソー
ス・ドレイン領域を形成する半導体素子を設けた半導体
装置によって達成される。
例えば、半導体基板および第４Ｎの半導体結晶層にｐチ
ャネルＭＩＳ半導体素子を設け、第２層および第３層の
半導体結晶層にｎチャネルＭＩＳ半導体素子を設ける。
ャネルＭＩＳ半導体素子を設け、第２層および第３層の
半導体結晶層にｎチャネルＭＩＳ半導体素子を設ける。
［作用］
即ち、本発明にかかる半導体装置は、再結晶化Ｓｔ膜を
用いる場合には、拡散係数の大きい硼素を拡散または注
入してソース・ドレイン領域を形成する半導体素子を最
上層に形成する。
用いる場合には、拡散係数の大きい硼素を拡散または注
入してソース・ドレイン領域を形成する半導体素子を最
上層に形成する。
そうすると、その硼素を含有させた後の熱処理回数が少
なくなるから、立体構造の半導体装置は高品質化される
。
なくなるから、立体構造の半導体装置は高品質化される
。
［実施例］
以下２図面を参照して実施例によって詳細に説明する。
第１図は本発明にかかる三次元ＭＩＳ型半導体素子の断
面図を示しており、■はｎ型シリコン基板、 １３．１
４はｎ型シリコン基板１に設けたｐチャネル半導体素子
で、第２の半導体結晶層■にはｎチャネル半導体素子２
３．２４が設けられ、これらのシリコン基板１と第２の
半導体結晶層■とに形成された半導体素子、即ち、ｎチ
ャネル半導体素子１３とｎチャネル半導体素子２３とで
上下にＣＭＯＳインバータセルが構成され、また、ｎチ
ャネル半導体素子１４とｎチャネル半導体素子２４とで
ＣＭＯＳインバータセルが構成されている。
面図を示しており、■はｎ型シリコン基板、 １３．１
４はｎ型シリコン基板１に設けたｐチャネル半導体素子
で、第２の半導体結晶層■にはｎチャネル半導体素子２
３．２４が設けられ、これらのシリコン基板１と第２の
半導体結晶層■とに形成された半導体素子、即ち、ｎチ
ャネル半導体素子１３とｎチャネル半導体素子２３とで
上下にＣＭＯＳインバータセルが構成され、また、ｎチ
ャネル半導体素子１４とｎチャネル半導体素子２４とで
ＣＭＯＳインバータセルが構成されている。
同様に、第３の半導体結晶層■にはｎチャネル半導体素
子３３．３４が設けられ、第４の半導体結晶層ｉｖには
ｎチャネル半導体素子４３．４４が設けられて、第３の
半導体結晶層■と第４の半導体結晶層ｉｖに形成された
半導体素子、即ち、ｎチャネル半導体素子３３とｎチャ
ネル半導体素子４３とでＣＭＯＳインバータセルが構成
され、また、ｎチャネル半導体素子３４とｎチャネル半
導体素子４４とで上下にＣＭＯＳインバータセルが構成
されている。なお、１１は絶縁膜、１２は接続配線であ
る。
子３３．３４が設けられ、第４の半導体結晶層ｉｖには
ｎチャネル半導体素子４３．４４が設けられて、第３の
半導体結晶層■と第４の半導体結晶層ｉｖに形成された
半導体素子、即ち、ｎチャネル半導体素子３３とｎチャ
ネル半導体素子４３とでＣＭＯＳインバータセルが構成
され、また、ｎチャネル半導体素子３４とｎチャネル半
導体素子４４とで上下にＣＭＯＳインバータセルが構成
されている。なお、１１は絶縁膜、１２は接続配線であ
る。
そして、それらのＭＯ３半導体素子は、いずれもソース
・ドレイン領域を形成するために、不純物イオンを注入
して熱処理をおこない、また、ゲート酸化膜を生成する
ために、酸化のための熱処理をおこなっており、従って
、１層のＭＯ３半導体素子を形成する毎に、高温度（例
えば、１０００℃近傍）で数分ないしは数十分の間、加
熱処理される。
・ドレイン領域を形成するために、不純物イオンを注入
して熱処理をおこない、また、ゲート酸化膜を生成する
ために、酸化のための熱処理をおこなっており、従って
、１層のＭＯ３半導体素子を形成する毎に、高温度（例
えば、１０００℃近傍）で数分ないしは数十分の間、加
熱処理される。
そうすると、この三次元半導体装置が完成された場合、
第２の半導体結晶層Ｈに形成された半導体素子には、第
３および第４の半導体結晶層に形成する半導体素子のた
めの熱処理が加算され、また、第３の半導体結晶層■に
形成された半導体素子には、第４の半導体結晶層に形成
する半導体素子のための熱処理が加算される。そして、
その熱処理毎に、硼素（ｎ型不純物）や砒素（ｎ型不純
物）が結晶粒界を介して増速拡散する。しかし、第４の
半導体結晶層ｉｖに形成された半導体素子にはその素子
自身の熱処理が加わるだけになる。
第２の半導体結晶層Ｈに形成された半導体素子には、第
３および第４の半導体結晶層に形成する半導体素子のた
めの熱処理が加算され、また、第３の半導体結晶層■に
形成された半導体素子には、第４の半導体結晶層に形成
する半導体素子のための熱処理が加算される。そして、
その熱処理毎に、硼素（ｎ型不純物）や砒素（ｎ型不純
物）が結晶粒界を介して増速拡散する。しかし、第４の
半導体結晶層ｉｖに形成された半導体素子にはその素子
自身の熱処理が加わるだけになる。
かくして、本発明にかかる構造は、第２の半導体結晶層
■と第３の半導体結晶層■には、ｎチャネル半導体素子
を形成しているため、ソース・ドレイン領域は砒素を拡
散または注入してｎ型領域としている。また、第４の半
導体結晶層ｉｖには、ｐチャネル半導体素子を形成して
いるため、ソース・ドレイン領域は硼素を拡散または注
入してｐ壁領域としている。
■と第３の半導体結晶層■には、ｎチャネル半導体素子
を形成しているため、ソース・ドレイン領域は砒素を拡
散または注入してｎ型領域としている。また、第４の半
導体結晶層ｉｖには、ｐチャネル半導体素子を形成して
いるため、ソース・ドレイン領域は硼素を拡散または注
入してｐ壁領域としている。
そのため、第４の半導体結晶層ｉｖは拡散係数の大きな
硼素を拡散または注入することになり、第２の半導体結
晶層■と第３の半導体結晶層■には、拡散係数の小さい
砒素を拡散または注入することになって、拡散係数の大
きな硼素を拡散または注入した領域をもった領域（第４
の半導体結晶層ｉｖに設ける半導体素子）は熱処理が減
少し、全体として粒界を介して拡散する不純物の量を減
少させる構成になる。従って、本発明にかかる三次元半
導体装置の構造は、歩留・品質が改善される。
硼素を拡散または注入することになり、第２の半導体結
晶層■と第３の半導体結晶層■には、拡散係数の小さい
砒素を拡散または注入することになって、拡散係数の大
きな硼素を拡散または注入した領域をもった領域（第４
の半導体結晶層ｉｖに設ける半導体素子）は熱処理が減
少し、全体として粒界を介して拡散する不純物の量を減
少させる構成になる。従って、本発明にかかる三次元半
導体装置の構造は、歩留・品質が改善される。
なお、ここに、ｎ型シリコン基板１にも拡散係数の大き
な硼素を拡散または注入してソース・ドレイン領域を形
成しているが、シリコン基板は結晶粒界がないため、粒
界を介した増速拡散は起こらない。また、それぞれの半
導体素子のチャネル領域は、それぞれのソース・ドレイ
ン領域に比べて、硼素や砒素などの不純物量が少ないし
、また、拡散してもソース・ドレイン間のショート現象
などを起こすことがないので、上記のように、不純物含
有量の多いソース・ドレイン領域はどの影響がなく、そ
のため、歩留・品質が改善されるものである。
な硼素を拡散または注入してソース・ドレイン領域を形
成しているが、シリコン基板は結晶粒界がないため、粒
界を介した増速拡散は起こらない。また、それぞれの半
導体素子のチャネル領域は、それぞれのソース・ドレイ
ン領域に比べて、硼素や砒素などの不純物量が少ないし
、また、拡散してもソース・ドレイン間のショート現象
などを起こすことがないので、上記のように、不純物含
有量の多いソース・ドレイン領域はどの影響がなく、そ
のため、歩留・品質が改善されるものである。
且つ、基板のビームアニールも高温の熱処理であるが、
これは極めて短時間処理であるから、不純物の拡散を引
き起こす恐れはない。
これは極めて短時間処理であるから、不純物の拡散を引
き起こす恐れはない。
尚、従来の構造においても、上下にｎチャネル半導体素
子とｎチャネル半導体素子とを設け、上下を電極で接続
する立体構造が知られているが、本発明にかかる構造の
ように２、各層に設ける半導体素子のチャネル型は指定
されていない。
子とｎチャネル半導体素子とを設け、上下を電極で接続
する立体構造が知られているが、本発明にかかる構造の
ように２、各層に設ける半導体素子のチャネル型は指定
されていない。
［発明の効果］
以上の説明から明らかなように、本発明による構造は歩
留９品質を向上する効果の大きいものである。
留９品質を向上する効果の大きいものである。
第１図は本発明にかかる三次元ＭＩＳ型半導体素子の断
面図、 第２図は従来の三次元Ｍｉｓ型半導体素子の断面図、 第３図はＣＭＯＳインバータ回路図である。 図において、 １はｎ型シリコン基板、 ■は第２の半導体結晶層、 ■は第３の半導体結晶層、 ｉｖは第４の半導体結晶層、 １３、１４．４３．４４はｎチャネル半導体素子、２３
、２４．３３．３４はｎチャネル半導体素子、１１は絶
縁膜、 １２は接続配線 ２紐の三）戸えＣ前ＯＳ半厚イネ震１ ＣＭＯ５インノＸ°−７ 第３図
面図、 第２図は従来の三次元Ｍｉｓ型半導体素子の断面図、 第３図はＣＭＯＳインバータ回路図である。 図において、 １はｎ型シリコン基板、 ■は第２の半導体結晶層、 ■は第３の半導体結晶層、 ｉｖは第４の半導体結晶層、 １３、１４．４３．４４はｎチャネル半導体素子、２３
、２４．３３．３４はｎチャネル半導体素子、１１は絶
縁膜、 １２は接続配線 ２紐の三）戸えＣ前ＯＳ半厚イネ震１ ＣＭＯ５インノＸ°−７ 第３図
Claims (2)
- （１）半導体基板上に第２層、第３層および第４層の半
導体結晶層を積層した、４層からなる立体構造の半導体
装置において、前記半導体基板および第４層の半導体結
晶層にｐ型不純物を拡散または注入して形成する、ソー
ス・ドレイン領域を有するＭＩＳＦＥＴを設け、第２層
および第３層の半導体結晶層にｎ型不純物を拡散または
注入して形成する、ソース・ドレイン領域を有するＭＩ
ＳＦＥＴを設けたことを特徴とする半導体装置。 - （２）半導体基板および第４層の半導体結晶層にｐチャ
ネルＭＩＳＦＥＴを設け、第２層および第３層の半導体
結晶層にｎチャネルＭＩＳＦＥＴを設けたことを特徴と
する特許請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60288288A JPH0640561B2 (ja) | 1985-12-20 | 1985-12-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60288288A JPH0640561B2 (ja) | 1985-12-20 | 1985-12-20 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62145850A true JPS62145850A (ja) | 1987-06-29 |
| JPH0640561B2 JPH0640561B2 (ja) | 1994-05-25 |
Family
ID=17728217
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60288288A Expired - Lifetime JPH0640561B2 (ja) | 1985-12-20 | 1985-12-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0640561B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01187666A (ja) * | 1988-01-22 | 1989-07-27 | Agency Of Ind Science & Technol | 超電導並列処理プロセッサ |
| JPH01215056A (ja) * | 1988-02-24 | 1989-08-29 | Agency Of Ind Science & Technol | 半導体集積回路 |
| JPH01297851A (ja) * | 1988-05-26 | 1989-11-30 | Agency Of Ind Science & Technol | 能動層積層デバイス形成方法 |
| JPH02156560A (ja) * | 1988-12-09 | 1990-06-15 | Agency Of Ind Science & Technol | 半導体集積回路 |
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1985
- 1985-12-20 JP JP60288288A patent/JPH0640561B2/ja not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH0640561B2 (ja) | 1994-05-25 |
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