JPS6351622A - 半導体膜の製造方法 - Google Patents
半導体膜の製造方法Info
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- JPS6351622A JPS6351622A JP19608486A JP19608486A JPS6351622A JP S6351622 A JPS6351622 A JP S6351622A JP 19608486 A JP19608486 A JP 19608486A JP 19608486 A JP19608486 A JP 19608486A JP S6351622 A JPS6351622 A JP S6351622A
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- 238000004519 manufacturing process Methods 0.000 title claims description 8
- 238000000034 method Methods 0.000 claims abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 22
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 15
- 229910052710 silicon Inorganic materials 0.000 abstract description 15
- 239000010703 silicon Substances 0.000 abstract description 15
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- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 abstract description 3
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- 239000012528 membrane Substances 0.000 description 4
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は半導体膜の製造方法に関するもので必る。
［従来の技術］
従来から用いられてきた半導体膜の成長方法では、非晶
質絶縁膜を部分的に形成し所定の領域の半導体層の露出
した部分のみに選択的にエピタキシャル成長を行い、ざ
らに非晶質絶縁膜上べ過剰成長を行なう方法がおる。第
２図にこの半導体の工程模式図を示す。第２図（ａ）は
シリコン基板２２上にＳ ｉ ０２１］ｕ２４を部分的
に形成し、シリコン基板２２が露出した部分にのみ選択
的にエピタキシャル成長層２６を成長した場合を示す。
質絶縁膜を部分的に形成し所定の領域の半導体層の露出
した部分のみに選択的にエピタキシャル成長を行い、ざ
らに非晶質絶縁膜上べ過剰成長を行なう方法がおる。第
２図にこの半導体の工程模式図を示す。第２図（ａ）は
シリコン基板２２上にＳ ｉ ０２１］ｕ２４を部分的
に形成し、シリコン基板２２が露出した部分にのみ選択
的にエピタキシャル成長層２６を成長した場合を示す。
第２図（ｂ）はエピタキシャル成長層２６をＳ ｉ ０
２膜２４上へ過剰成長した場合を示す。第２図（Ｃ）は
過剰成長したエピタキシャル成長層２６がＳｉＯ２膜２
４全２４に被覆した場合を示す（Ｊａｎｕａｒｙ １９
８５／５ｏｌｉｄ ５ｔａｔｅｔｅｃｈｎｏ ｌ ０Ｃ
１ｙ参照〉。
２膜２４上へ過剰成長した場合を示す。第２図（Ｃ）は
過剰成長したエピタキシャル成長層２６がＳｉＯ２膜２
４全２４に被覆した場合を示す（Ｊａｎｕａｒｙ １９
８５／５ｏｌｉｄ ５ｔａｔｅｔｅｃｈｎｏ ｌ ０Ｃ
１ｙ参照〉。
［発明が解決しようとする問題点］
従来の技術では基板表面に形成した非晶質絶縁股上へ過
剰成長を行って横方向へ半導体を形成してＳｏ Ｉ （
Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎ５ｕｌａｔｏｒ）の構造を
得るためには、横方向に必要な半導体膜を形成するため
に縦方向の成長も同時に生じるので、必要な膜厚で止め
て半導体領域を形成することができない。
剰成長を行って横方向へ半導体を形成してＳｏ Ｉ （
Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎ５ｕｌａｔｏｒ）の構造を
得るためには、横方向に必要な半導体膜を形成するため
に縦方向の成長も同時に生じるので、必要な膜厚で止め
て半導体領域を形成することができない。
本発明の目的はこの問題を解決した半導体膜の製造方法
を提供することにある。
を提供することにある。
［問題点を解決するための手段］
本発明は半導体基板上に第１の絶縁膜を形成した後、そ
の上に第２の絶縁膜を形成し、これらの多層の絶縁膜を
通して半導体を露出する開口部を形成し、その開口部の
みに選択的に第１のエピタキシャル成長膜の形成を行い
、第２の絶縁膜と第１のエピタキシャル成長膜の上に第
３の絶縁膜の形成を行い、その後第１の絶縁膜と第３の
絶縁膜に挟まれた第２の絶縁膜を除去し、第１のエピタ
キシャル成長膜の側面を露出させて、第１のエピタキシ
ャル成長膜の側面の露出した部分から第２の絶縁膜を除
去した部分へ選択的に第２のエピタキシャル成長膜を横
方向に成長させることを特徴・とする半導体膜の製造方
法である。
の上に第２の絶縁膜を形成し、これらの多層の絶縁膜を
通して半導体を露出する開口部を形成し、その開口部の
みに選択的に第１のエピタキシャル成長膜の形成を行い
、第２の絶縁膜と第１のエピタキシャル成長膜の上に第
３の絶縁膜の形成を行い、その後第１の絶縁膜と第３の
絶縁膜に挟まれた第２の絶縁膜を除去し、第１のエピタ
キシャル成長膜の側面を露出させて、第１のエピタキシ
ャル成長膜の側面の露出した部分から第２の絶縁膜を除
去した部分へ選択的に第２のエピタキシャル成長膜を横
方向に成長させることを特徴・とする半導体膜の製造方
法である。
［作 用］
従来の半導体膜を製造する上で障害となっていた必要以
上に成長する縦方向への成長を本発明によって必要とす
る膜厚に制御して横方向への長い成長膜を形成すること
が可能となった。
上に成長する縦方向への成長を本発明によって必要とす
る膜厚に制御して横方向への長い成長膜を形成すること
が可能となった。
［実施例］
以下、本発明の実施例を図を用いて詳細に説明する。
（実施例１）
第１図（ａ）、 （ｂ）、 （Ｃ）、 （ｄ）、 （ｅ
）は本発明の実施例１の工程段階での状態を示す断面模
式図である。
）は本発明の実施例１の工程段階での状態を示す断面模
式図である。
まず、第１図（ａ）に示すように、ｐ形シリコン基板１
２の表面に第１の絶縁膜としてＳＩ３Ｎ４膜１４を形成
する。続いて、第２の絶縁膜としてＳ ｉ ０２膜１６
を形成する。このときのＳ ｉ ０２膜１６の厚味が半
導体膜として利用する膜厚と９る。
２の表面に第１の絶縁膜としてＳＩ３Ｎ４膜１４を形成
する。続いて、第２の絶縁膜としてＳ ｉ ０２膜１６
を形成する。このときのＳ ｉ ０２膜１６の厚味が半
導体膜として利用する膜厚と９る。
次に微細加工技術を用いてＳｉＯ２膜１６膜数６コン露
出部分１８を形成して選択的にエピタキシャル成長を行
いエピタキシャル成長層１２０をＳ ｉ ０２膜１６と
同じ膜厚に成るように形成する。次に第１図（ｂ）に示
すように第３の絶縁膜の５ｉ３Ｎｓ膜１２２を全面に形
成し、続いてＳｉＯ２膜１６膜数６除くために開口部１
２４を微細加工技術によって形成する。次に第１図（Ｃ
）に示すようにＳ ｉ ０２膜１６のみをフッ化水素に
よって取り除くことによりトンネル１２６を形成する。
出部分１８を形成して選択的にエピタキシャル成長を行
いエピタキシャル成長層１２０をＳ ｉ ０２膜１６と
同じ膜厚に成るように形成する。次に第１図（ｂ）に示
すように第３の絶縁膜の５ｉ３Ｎｓ膜１２２を全面に形
成し、続いてＳｉＯ２膜１６膜数６除くために開口部１
２４を微細加工技術によって形成する。次に第１図（Ｃ
）に示すようにＳ ｉ ０２膜１６のみをフッ化水素に
よって取り除くことによりトンネル１２６を形成する。
次にこれによって露出したシリコン側面１２８から選択
的にエピタキシャル成長を行いエピタキシャル層１３０
を形成する（第１図（ｄ））。続いてＳｉ３Ｎ４膜１２
２を取り除き、絶縁膜１４上へエピタキシャル層１３０
を形成する。（第１図（ｅ）〉。
的にエピタキシャル成長を行いエピタキシャル層１３０
を形成する（第１図（ｄ））。続いてＳｉ３Ｎ４膜１２
２を取り除き、絶縁膜１４上へエピタキシャル層１３０
を形成する。（第１図（ｅ）〉。
なお、実施例では第１の絶縁膜と第３の絶縁膜が同じ材
料であるが、第２の絶縁膜を除去するための選択性が得
られる材料ならば異なる材料を使用することが可能でめ
る。また、第２の絶縁膜層の部分は第１の絶縁膜と第３
の絶縁膜から除去するための選択性が得られる材料なら
ば絶縁膜以外の材料を使用することができる。
料であるが、第２の絶縁膜を除去するための選択性が得
られる材料ならば異なる材料を使用することが可能でめ
る。また、第２の絶縁膜層の部分は第１の絶縁膜と第３
の絶縁膜から除去するための選択性が得られる材料なら
ば絶縁膜以外の材料を使用することができる。
（実施例２）
実施例２は多層構造の半導体層を一度に形成する場合の
例を示すものであり、第３図（ａ）、 （ｂ）。
例を示すものであり、第３図（ａ）、 （ｂ）。
（Ｃ）、 （ｄ）に工程段階での状態の断面模式図を示
す。
す。
まず、第３図（ａ）に示すようにｐ形シリコン基板１２
の表面に５１３Ｎ４膜１４を形成する。続いてＳ ｉ
０２ ＭＩｉＢを形成する。このときの３ｉ０２膜１６
厚が半導体膜として利用する膜厚となる。次にＳ！３Ｎ
４膜４２を形成し、第２層の半導体膜として利用する膜
厚となるＳ ｉ ０２膜４４を形成して再び５ｉ３Ｎ７
１膜４６を形成する。その上に第３層の半導体膜として
利用する膜厚となるＳ ｉ ０２膜４１を形成する。続
いて、シリコン露出部分１８を微細加工技術を用いてＳ
ｉ ０２膜１Ｂ、 ４４．４７および５１３Ｎ４膜４
２．４６に形成して選択的にエピタキシャル成長を行い
エピタキシャル成長層４８を５ｉ０２膜４７と同じ厚さ
に成るように形成する。
の表面に５１３Ｎ４膜１４を形成する。続いてＳ ｉ
０２ ＭＩｉＢを形成する。このときの３ｉ０２膜１６
厚が半導体膜として利用する膜厚となる。次にＳ！３Ｎ
４膜４２を形成し、第２層の半導体膜として利用する膜
厚となるＳ ｉ ０２膜４４を形成して再び５ｉ３Ｎ７
１膜４６を形成する。その上に第３層の半導体膜として
利用する膜厚となるＳ ｉ ０２膜４１を形成する。続
いて、シリコン露出部分１８を微細加工技術を用いてＳ
ｉ ０２膜１Ｂ、 ４４．４７および５１３Ｎ４膜４
２．４６に形成して選択的にエピタキシャル成長を行い
エピタキシャル成長層４８を５ｉ０２膜４７と同じ厚さ
に成るように形成する。
続いて、第３図（ｂ）のようにＳ！３Ｎ４膜１４０膜形
４０る。続いてＳ ｉ ０２膜１Ｂ、 ４４．４７を取
り除くため開口部１４２を微細加工技術によって形成す
る。次にＳｉＯ２膜１０．４４．４７をフッ化水素によ
って取り除くことによりトンネル１４４を形成する（第
３図（Ｃ））。次にこれによって露出したシリコン側面
１４６．１４８．２４０から選択的にエピタキシャル成
長を行い、第３層のエピタキシャル層２４２、２４４．
２４６を形成する（第３図（ｄ））。
４０る。続いてＳ ｉ ０２膜１Ｂ、 ４４．４７を取
り除くため開口部１４２を微細加工技術によって形成す
る。次にＳｉＯ２膜１０．４４．４７をフッ化水素によ
って取り除くことによりトンネル１４４を形成する（第
３図（Ｃ））。次にこれによって露出したシリコン側面
１４６．１４８．２４０から選択的にエピタキシャル成
長を行い、第３層のエピタキシャル層２４２、２４４．
２４６を形成する（第３図（ｄ））。
（実施例３）
第４図は多層Ｍ４造の半導体層を形成する場合の実施例
である。第４図に示すように、相補形ＭＯＳトランジス
タを第１層に形成して平坦化処理を行い、第２層を実施
例１に示した方法によって形成しバイポーラトランジス
タ１３６を作成し、大容量バイポーラトランジスタ１３
８を第１層で形成した半導体層の上に選択的にエピタキ
シャル成長を行って作成させる。３４はｎチャンネルト
ランジスタのゲート電極、３６はｎチャンネルトランジ
スタのゲート電極、３８はバイポーラトランジスタ１３
６のベース電極、１３０はバイポーラトランジスタ１３
６のコレクタ電極、１３２はバイポーラトランジスタ１
３６のエミッタ電極、２３０はバイポーラトランジスタ
１３８のベース電極、２３２はバイポーラトランジスタ
１３８のコレクタ電極、２３４はバイポーラトランジス
タ１３８のエミッタ電極、１３４は金属配線を示す。
である。第４図に示すように、相補形ＭＯＳトランジス
タを第１層に形成して平坦化処理を行い、第２層を実施
例１に示した方法によって形成しバイポーラトランジス
タ１３６を作成し、大容量バイポーラトランジスタ１３
８を第１層で形成した半導体層の上に選択的にエピタキ
シャル成長を行って作成させる。３４はｎチャンネルト
ランジスタのゲート電極、３６はｎチャンネルトランジ
スタのゲート電極、３８はバイポーラトランジスタ１３
６のベース電極、１３０はバイポーラトランジスタ１３
６のコレクタ電極、１３２はバイポーラトランジスタ１
３６のエミッタ電極、２３０はバイポーラトランジスタ
１３８のベース電極、２３２はバイポーラトランジスタ
１３８のコレクタ電極、２３４はバイポーラトランジス
タ１３８のエミッタ電極、１３４は金属配線を示す。
［発明の効果］
本発明は以上説明したように必要な大きさの半導体層を
絶縁膜上へ作成することができる効果を有するものであ
る。
絶縁膜上へ作成することができる効果を有するものであ
る。
第１図（ａ）、 （ｂ）、 （Ｃ）、 （ｄ）、 ［ｅ
）は本発明の半導体膜の′ｌＡ造方決方法明する断面模
式図、第２図（ａ）。 （ｂ）、 （ｃ）は従来の半導体膜の製造方法を説明す
るための断面模式図、第３図（ａ）、（ｂ）、（ｃ）、
（ｄ） 、第４図は本発明の他の実施例を示す構造断面
図でおる。 １６、２４．４４．４７・・・５ｉ０２膜２２・・・シ
リコン基板 ２６、４８．１２０．１３０．２４２．２４４．２４６
・・・エピタキシャル成長層 １２・・・ｐ形シリコン基板 １４、３２．４２．４３．１２２．１４０・・・５ｉ３
ｆ’Ｊ＋膜１８・・・シリコン露出部 １２４．１４
２・・・開口部１２６、１４４・・・］・ンネル １２８、１４６．１４８．２４０・・・シリコン側面３
４・・・ｎチャンネルトランジスタのグー１〜電極３６
・・・ｎチャンネルトランジスタのゲート電極１３６・
・・バイポーラトランジスタ １３８・・・大容量バイポーラトランジスタ３８・・・
バイポーラトランジスタ１３６のベース電極１３０・・
・バイポーラトランジスタ１３６のコレクタ電極 １３２・・・バイポーラトランジスタ１３６のエミッタ
電極 ２３０・・・大容量バイポーラ１〜ランジスタ１３８の
ベース電極 ２３２・・・大容量バイポーラ１ヘランジスタ１３８の
コレクタ電極 ２３４・・・大容量バイポーラトランジスタ１３８のエ
ミッタ電極 １３４・・・金属配線 第３図
）は本発明の半導体膜の′ｌＡ造方決方法明する断面模
式図、第２図（ａ）。 （ｂ）、 （ｃ）は従来の半導体膜の製造方法を説明す
るための断面模式図、第３図（ａ）、（ｂ）、（ｃ）、
（ｄ） 、第４図は本発明の他の実施例を示す構造断面
図でおる。 １６、２４．４４．４７・・・５ｉ０２膜２２・・・シ
リコン基板 ２６、４８．１２０．１３０．２４２．２４４．２４６
・・・エピタキシャル成長層 １２・・・ｐ形シリコン基板 １４、３２．４２．４３．１２２．１４０・・・５ｉ３
ｆ’Ｊ＋膜１８・・・シリコン露出部 １２４．１４
２・・・開口部１２６、１４４・・・］・ンネル １２８、１４６．１４８．２４０・・・シリコン側面３
４・・・ｎチャンネルトランジスタのグー１〜電極３６
・・・ｎチャンネルトランジスタのゲート電極１３６・
・・バイポーラトランジスタ １３８・・・大容量バイポーラトランジスタ３８・・・
バイポーラトランジスタ１３６のベース電極１３０・・
・バイポーラトランジスタ１３６のコレクタ電極 １３２・・・バイポーラトランジスタ１３６のエミッタ
電極 ２３０・・・大容量バイポーラ１〜ランジスタ１３８の
ベース電極 ２３２・・・大容量バイポーラ１ヘランジスタ１３８の
コレクタ電極 ２３４・・・大容量バイポーラトランジスタ１３８のエ
ミッタ電極 １３４・・・金属配線 第３図
Claims (1)
- （１）半導体基板上に第１の絶縁膜を形成した後、その
上に第２の絶縁膜を形成し、これらの多層の絶縁膜を通
して半導体を露出する開口部を形成し、その開口部のみ
に選択的に第１のエピタキシャル成長膜の形成を行い、
第２の絶縁膜と第１のエピタキシャル成長膜の上に第３
の絶縁膜の形成を行い、その後第１の絶縁膜と第３の絶
縁膜に挟まれた第２の絶縁膜を除去し、第１のエピタキ
シャル成長膜の側面を露出させて、第１のエピタキシャ
ル成長膜の側面の露出した部分から第２の絶縁膜を除去
した部分へ選択的に第２のエピタキシャル成長膜を横方
向に成長させることを特徴とする半導体膜の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19608486A JPH0666257B2 (ja) | 1986-08-20 | 1986-08-20 | 半導体膜の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19608486A JPH0666257B2 (ja) | 1986-08-20 | 1986-08-20 | 半導体膜の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6351622A true JPS6351622A (ja) | 1988-03-04 |
| JPH0666257B2 JPH0666257B2 (ja) | 1994-08-24 |
Family
ID=16351939
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19608486A Expired - Lifetime JPH0666257B2 (ja) | 1986-08-20 | 1986-08-20 | 半導体膜の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0666257B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02130916A (ja) * | 1988-11-11 | 1990-05-18 | Nec Corp | 半導体膜の製造方法 |
| JPH02130917A (ja) * | 1988-11-11 | 1990-05-18 | Nec Corp | 半導体膜の製造方法 |
| JPH02156560A (ja) * | 1988-12-09 | 1990-06-15 | Agency Of Ind Science & Technol | 半導体集積回路 |
| US5194399A (en) * | 1987-08-05 | 1993-03-16 | Mitsubishi Denki Kabushiki Kaisha | Method of producing a semiconductor light emitting device disposed in an insulating substrate |
| US5262348A (en) * | 1990-10-09 | 1993-11-16 | Thomson-Csf | Method for the growing of heteroepitaxial layers within a confinement space |
| US5652168A (en) * | 1992-03-12 | 1997-07-29 | Mitsubishi Denki Kabushiki Kaisha | Method of forming a semiconductor device having a capacitor with improved element isolation and operation rate |
| JP2017508271A (ja) * | 2013-12-12 | 2017-03-23 | インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ | 半導体ナノワイヤの製造方法および半導体ナノワイヤを含む構造 |
-
1986
- 1986-08-20 JP JP19608486A patent/JPH0666257B2/ja not_active Expired - Lifetime
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5194399A (en) * | 1987-08-05 | 1993-03-16 | Mitsubishi Denki Kabushiki Kaisha | Method of producing a semiconductor light emitting device disposed in an insulating substrate |
| JPH02130916A (ja) * | 1988-11-11 | 1990-05-18 | Nec Corp | 半導体膜の製造方法 |
| JPH02130917A (ja) * | 1988-11-11 | 1990-05-18 | Nec Corp | 半導体膜の製造方法 |
| JPH02156560A (ja) * | 1988-12-09 | 1990-06-15 | Agency Of Ind Science & Technol | 半導体集積回路 |
| US5262348A (en) * | 1990-10-09 | 1993-11-16 | Thomson-Csf | Method for the growing of heteroepitaxial layers within a confinement space |
| US5652168A (en) * | 1992-03-12 | 1997-07-29 | Mitsubishi Denki Kabushiki Kaisha | Method of forming a semiconductor device having a capacitor with improved element isolation and operation rate |
| JP2017508271A (ja) * | 2013-12-12 | 2017-03-23 | インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ | 半導体ナノワイヤの製造方法および半導体ナノワイヤを含む構造 |
| US10153158B2 (en) | 2013-12-12 | 2018-12-11 | International Business Machines Corporation | Semiconductor nanowire fabrication |
| US10727051B2 (en) | 2013-12-12 | 2020-07-28 | Elpis Technologies Inc. | Semiconductor nanowire fabrication |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0666257B2 (ja) | 1994-08-24 |
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