JPH04106915A - 半導体基板およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、ヘテロ接合を有する半導体基板およびその
製造方法に関する。

［従来の技術］ ヘテロ接合を利用したデバイスには、ＧａＡｓ系等の化
合物半導体が古くから用いられてきている。このような
化合物半導体を用いる場合、たとえば、第１の単結晶半
導体の基板上に分子線エピタキシタル法により第２の単
結晶半導体の層をエビタキンヤル成長することによりヘ
テロ接合を形成することかできる。このとき、第２の単
結晶半導体は、第１の単結晶半導体と格子定数かほぼ同
じてバンドギャップか異なったものである。

一方、近年、アモルファスシリコンの固参目成長技術を
使って、トランジスタ等の能動素子を作成する試みがな
されている。また、エミッタに微結晶シリコンを用いヘ
テロ接合を形成した高速素子として、ペテロバイポーラ
トランジスタなども試作されている。このようなヘテロ
接合は、たとえば、単結晶半導体基板上にＣＶＤ法やグ
ロー放電法等でアモルファス層や微結晶層を堆積するこ
とによって形成することができる。

また、第３Ａ図〜第３Ｃ図に示すような接合方法も報告
されている。この方法は、Ｋ、Ｆｕｒｕｋａｗａ　　＆
　　Ａ、Ｎａｋａｇａｗａ、Ａｐｐｌｉｅｄ　　５ｕｒ
ｆａｃｅ　　５ｃｉｅｎｃｅ、４１／４２　（１９８９
）、６２７−６３２．Ｎｏ　ｒ　ｔｈ−Ｈｏ　１１　ａ
ｎｄｌこＪ８載されているものである。

すなわち、第３Ａ図に示すように、２枚の結晶学的に異
なる単結晶体３１および３３を準備し、第３Ｂ図に示す
ように、それらを対向して接触させ、１０００℃〜１２
００℃でアニールを行なう。２枚の単結晶体３１および
３３は、互いに結晶学的に異なるので、アニールの結果
、それらの界面にアモルファス層または結晶欠陥の多い
層３２が遷移領域として形成される。

［発明が解決しようとする課題］ 従来の技術において、第１の単結晶基板に第２の単結晶
層を設けてなるヘテロ接合では、第１の単結晶基板およ
び第２の単結晶層は、格子定数か互いに非常に近いもの
でなければならなかった。

したがって、ヘテロ接合を構成する物質の選択には大き
な制約かあった。また、２つの単結晶は、格子定数か非
常に近いものであるか、全く同してはなく、そのためへ
テロ接合界面には結晶欠陥か存在し、ストレスか加わる
という間届かあった。

さらに、ヘテロ接合の形成に古くから用いられるＧａＡ
ｓ系の化合物半導体は、デバイスを高密度に集積化する
のには必ずしも容易でなかった。

一方、単結晶半導体基板上にアモルファス層を堆積する
ことによって形成されるヘテロ接合では、電極を取出す
表面がアモルファス半導体層であるので、抵抗が高くな
るという問題かあった。また、アモルファス層上に単結
晶層を形成する逆のへテロ接合は形成が困難であるとい
う問題があった。

さらに、従来の形成方法で作成したアモルファス／単結
晶のへテロ接合は不安定であり、熱処理を行なうことに
より結晶粒径か拡大し、多結晶化または単結晶化してバ
ンドギャップが小さくなったり、消失したりするという
問題かあった。

また、２つの単結晶体をアニール処理して接合する場合
、双方が単結晶体であるため、接合面にムラかでき、接
合がウェハ面内で均一に形成されにくかった。さらに、
接合面に生成するアモルファス層の厚みも均一性に乏し
いという問題かあった。

この発明は、以上述べてきた従来の問題点を解決し、デ
バイスにおいて集積化が容易であり、電極面が高抵抗と
ならず、安定したヘテロ接合をａし、接合面が均一であ
り、しかも、量子井戸構造を有したデバイスを実現可能
にする半導体基板を提供することを目的とする。

［課題を解決するための手段］ 前記目的を達成するために、この発明の半導体基板は、
第１の単結晶半導体層と、第１の単結晶半導体層上に設
けられる第１のアモルファス半導体層と、第１のアモル
ファス半導体層上に設けられる第２の単結晶半導体層と
、第２の単結晶半導体層上に設けられる第２のアモルフ
ァス半導体層と、第２のアモルファス半導体層上に設け
られる第３の単結晶半導体層とを備えている。

そして、この発明に従う半導体基板の製造方法では、第
１の単結晶半導体層および第２の単結晶半導体層の少な
くとも一方の層上に第１のアモルファス半導体層を形成
する工程と、第１の単結晶半導体層と第２の単結晶半導
体層を第１のアモルファス半導体層を挾んで重ね、アニ
ールを行なって第１の単結晶半導体層と第２の単結晶半
導体層とを第１のアモルファス半導体層を介して接合さ
せる工程と、第２の単結晶半導体層および第３の単結晶
半導体層の少なくとも一方の層上に第２のアモルファス
半導体層を形成する工程と、第２の単結晶半導体層と第
３の単結晶半導体層を第２のアモルファス半導体層を挾
んで重ね、アニールを行なって第２の単結晶半導体層と
第３の単結晶半導体層とを第２のアモルファス半導体層
を介して接合させる工程とを備えている。

［作用］ この発明の半導体基板では、まず、ヘテロ接合を形成す
る２つの物質をアモルファス層と単結晶層とにしている
。このため、ヘテロ接合を有する基板をデバイスの集積
化が容易に行なうことができるシリコン半導体等で形成
することかできる。

さらに、アモルファス層か高抵抗になるという問題を回
避するため、この発明ではアモルファス層の表面に単結
晶層を設けている。このことは、単結晶層／アモルファ
ス層という従来と逆の接合が形成可能であることも意味
している。また、この発明に従う構造では、アモルファ
ス層か２つの単結晶層に挾まれているため、アモルファ
ス層は熱処理等に対して安定であり、フレインの成長も
起こらない。このように、アモルファス層を２つの単結
晶層で挾む二とにより、上述してきた従来の問題点か解
決される。さらに、この発明に従ってアモルファス層を
２つ以上具備することにより、この発明の半導体基板は
量子井戸構造を有するデバイスを実現可能にしている。

二の発明に従う半導体基板の製造方法では、接合を行な
うウェハの接合面は予めアモルファス化される。アモル
ファス層では、個々の原子が単結晶層のように強く結合
していないので、アニールによって容易に原子の移動が
起こる。その結果、２枚のウェハを接合した界面では、
それぞれの単結晶層から固相成長が始まる位置が揃うの
で、アモルファス層が形成される位置およびアモルファ
ス層の厚みが均一になる。

［実施例］ 第１図にこの発明に従う半導体基板の一実施例について
示す。図を参照して、第１の単結晶半導体基板１の上に
は、第１のアモルファス半導体層２、第２の単結晶半導
体層３、第２のアモルファス半導体層４および第３の単
結晶半導体層５が順次堆積されて設けられている。第１
、第２および第３の単結晶半導体かＳｉの場合、格子定
数は５゜４３オングストローム、バンドギャップは室温
で１、．１ｅＶである。また、アモルファス半導体層が
アモルファスシリコンで形成されている場合、格子定数
は存在せず、バンドギャップは室温で約１、　８ｅＶで
ある。

次に、この発明に従う半導体基板の製造方法についてそ
の一例を図を参照しながら説明していく。

まず、第２Ａ図に示すように、第１の単結晶〈００１〉
シリコン基板２１を準備し、第２Ｂ図に示すように、そ
の上にアモルファスシリコン膜をＣＶＤ法もしくはグロ
ー放電法で堆積するか、または、Ｓ１イオンもしくはＧ
ｅイオンを注入して表面をアモルファス化してアモルフ
ァスシリコン層２２ａを形成する。

次に、第２ｃ図に示すように、アモルファスシリコン層
２２ａの表面に第２の単結晶＜００１＞シリコン基板２
３ａをその＜１１０＞面が第１の単結晶シリコン基板２
１に対し、たとえば４５度となるように接触させる。こ
のように、接触を保ったまま５００℃以上の温度でアニ
ールを行ない固相成長させる。その結果、第１の単結晶
シリコン基板２１および第２の単結晶シリコン基板２３
ａからそれぞれ固ト目成長が起こり、元のアモルファス
シリコン層２２ａは狭くなっていく。しかし、２つの基
板は結晶学的に４５度回転しているので、それぞれの固
相成長が出会うところは単結晶とならず、第２Ｄ図に示
すように、安定で均一なアモルファスシリコン層２２ｂ
が形成される。このようにして、単結晶シリコン／アモ
ルファスシリコン／単結晶シリコンのへテロ構造を得る
ことができる。

次に、以上のようにして作製されたベテロ構造の基板に
おいて、第２の単結晶シリコン基板２３ａを第２Ｅ図に
示すように、研磨または化学エツチング等を行なって薄
膜化する。化学エツチングには、エチレンシアミンおよ
びピロカテコールの水溶液による濃度差エツチング等を
用いることかできる。濃度差エツチングを行なう場合、
予め第２の単結晶シリコン基板２３ａ中の所望の深さの
領域にｌＸｌ０”　ｃｍ−３以上のボロン高濃度層を形
成しておけば、高濃度層はエツチングされないので、薄
膜単結晶領域として残る。なお、二のとき、第１の単結
晶シリコン基板２１表面はエツチングされないよう酸化
膜か形成されている。

次に、高濃度ボロン層をＲＩＥによりエツチングし、ボ
ロンが低濃度の薄膜シリコン単結晶層２３ｂがアモルフ
ァスシリコン層２２１）上に形成される。

その後、薄膜シリコン単結晶層２３ｂ上に、第２Ｆ図に
示すように、第２のアモルファスシリコン層２４を同様
に形成する。次に第２Ｇ図に示すように、第２のアモル
ファスシリコン層２４の表面に、第３のｊｌｉ結晶シリ
コン基板２５を接触させる。なお、第３の単結晶シリコ
ン基板２５は、その結晶方向か第２の単結晶シリコン基
数の結晶方向と異なるように接触させる。二のように接
触を保ったまま、５００℃以上の温度でアニールを行な
い固相成長させる。その結果、接合か完了し、第２Ｈ図
に示すように、単結晶シリコン層に挾まれたアモルファ
スシリコン層を２層何する半導体基板が形成される。

なお、上述してきた実施例では、接合する２枚のウェハ
を共に＜００１＞基板としたか、これらは異なる結晶面
を持つウニへてもよいし、異なる物質の単結晶でもよい
。また、ウエノ１は薄膜化してアモルファス層を浅い位
置に形成することもできる。さらに、基板表面に形成す
るアモルファス層は、接合か行なわれる基板面の一方ま
たは両方に形成することかできる。

［発明の効果］ 以上説明してきたように、この発明に従えば、シリコン
半導体によりヘテロ接合を形成することかできるので、
ヘテロ接合を有するデバイスの集積化がより容易になる
。また、アモルファス層上の単結晶シリコン層は抵抗を
低くすることかできるので、電極を取出す表面は低抵抗
である。さらに、この発明に従い単結晶層間に挾まれて
アニール処理されたアモルファス層は、熱処理に対して
安定であり、しかも、厚みが均一である。したかって、
単結晶接合面も均一にすることかできる。

また、この発明に係る半導体基板により、量子井戸構造
を有するデバイスを容易に実現することができる。

【図面の簡単な説明】

第１図は、この発明に従う半導体基板の一例を示す断面
図である。 第２Ａ図、第２Ｂ図、第２Ｃ図、第２Ｄ図、第２Ｅ図、
第２Ｆ図、第２Ｇ図および第２Ｈ図は、この発明の半導
体基板の製造方法に従って、各工程ごとに形成された半
導体基板を示す断面図である。 第３Ａ図、第３Ｂ図および第３Ｃ図は、半導体基板の従
来の製造方法に従って、各工程ごとに形成された半導体
基板を示す断面図である。 図において、１は第１の単結晶半導体基板、２は第１の
アモルファス半導体層、３は第２の単結晶半導体層、４
は第２のアモルファス半導体層および５は第３の単結晶
半導体層を示す。

Claims (2)

【特許請求の範囲】
1. （１）第１の単結晶半導体層と、 前記第１の単結晶半導体層上に設けられる第１のアモル
   ファス半導体層と、 前記第１のアモルファス半導体層上に設けられる第２の
   単結晶半導体層と、 前記第２の単結晶半導体層上に設けられる第２のアモル
   ファス半導体層と、 前記第２のアモルファス半導体層上に設けられる第３の
   単結晶半導体層とを備える半導体基板。
2. （２）第１の単結晶半導体層および第２の単結晶半導体
   層の少なくとも一方の層上に第１のアモルファス半導体
   層を形成する工程と、 前記第１の単結晶半導体層と前記第２の単結晶半導体層
   を前記第１のアモルファス半導体層を挾んで重ね、アニ
   ールを行なって前記第１の単結晶半導体層と前記第２の
   単結晶半導体層とを前記第１のアモルファス半導体層を
   介して接合させる工程と、 前記第２の単結晶半導体層および第３の単結晶半導体層
   の少なくとも一方の層上に第２のアモルファス半導体層
   を形成する工程と、 前記第２の単結晶半導体層と前記第３の単結晶半導体層
   を前記第２のアモルファス半導体層を挾んで重ね、アニ
   ールを行なって前記第２の単結晶半導体層と前記第３の
   単結晶半導体層とを前記第２のアモルファス半導体層を
   介して接合させる工程とを備える半導体基板の製造方法
   。