JPH02135779A - 絶縁ゲート型電界効果トランジスタ及びその製造方法 - Google Patents
絶縁ゲート型電界効果トランジスタ及びその製造方法Info
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- JPH02135779A JPH02135779A JP29054988A JP29054988A JPH02135779A JP H02135779 A JPH02135779 A JP H02135779A JP 29054988 A JP29054988 A JP 29054988A JP 29054988 A JP29054988 A JP 29054988A JP H02135779 A JPH02135779 A JP H02135779A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、化合物半導体の絶縁ゲート電界効果トランジ
スタ及びその製造方法に関するものである。
スタ及びその製造方法に関するものである。
本発明は、化合物半導体の絶縁ゲート型電界効果トラン
ジスタを作製する際に、化合物半導体チャネル領域とゲ
ート絶縁膜の間に３１単結晶’ｉＮ膜を挿入し、チャネ
ル領域とゲート絶縁１漠間の界面準位の低減を図ったも
のである。
ジスタを作製する際に、化合物半導体チャネル領域とゲ
ート絶縁膜の間に３１単結晶’ｉＮ膜を挿入し、チャネ
ル領域とゲート絶縁１漠間の界面準位の低減を図ったも
のである。
従来、化合物半導体の絶縁ゲート型電界効果トランジス
タは、化合物半導体上に界面単位の少ない絶縁膜を形成
できず実現し得なかった。そこで化合物半導体を用いた
トランジスタは主に、Ｍｇ３型である。
タは、化合物半導体上に界面単位の少ない絶縁膜を形成
できず実現し得なかった。そこで化合物半導体を用いた
トランジスタは主に、Ｍｇ３型である。
前記Ｍｇ３型は金属と半導体のシッントキ・バリアを利
用している為に、絶縁ゲート型のような高いｔｉｌｌ？
！圧が使用できず高集積化に不向きであった。
用している為に、絶縁ゲート型のような高いｔｉｌｌ？
！圧が使用できず高集積化に不向きであった。
本発明では、化合物半導体チャネル領域とゲート絶縁膜
の間の界面準位を減らすために、Ｓｉ単結晶薄膜を挿入
した。
の間の界面準位を減らすために、Ｓｉ単結晶薄膜を挿入
した。
本発明のようにして形成された絶縁ゲート型電界効果ト
ランジスタは、チャネル領域とゲート絶縁膜の間の界面
がＳｉ単結晶薄膜とスパッタＳ１酸化膜、化合物半導体
と８１単結晶薄膜によるもの、もしくはＳｔ単結晶１ｆ
ｉとスパッタＳｉ窒化膜、化合物半導体とｓｉ＠結晶薄
膜によるものなので界面単位を低減することができる。
ランジスタは、チャネル領域とゲート絶縁膜の間の界面
がＳｉ単結晶薄膜とスパッタＳ１酸化膜、化合物半導体
と８１単結晶薄膜によるもの、もしくはＳｔ単結晶１ｆ
ｉとスパッタＳｉ窒化膜、化合物半導体とｓｉ＠結晶薄
膜によるものなので界面単位を低減することができる。
以下に本発明の実施例を図面を用いて説明する。
化合物半導体にはＧａＡｓ＋ ＩｎＰ等があるが、ここ
ではＧａＡｓについて、またＳ１単結晶薄膜や化合物半
導体膜の成長法にはＭｔ３Ｅ法、ＣＶＤ胤、ＭＬＥ法な
どがあるがここではＭＬＥ法について説明する。
ではＧａＡｓについて、またＳ１単結晶薄膜や化合物半
導体膜の成長法にはＭｔ３Ｅ法、ＣＶＤ胤、ＭＬＥ法な
どがあるがここではＭＬＥ法について説明する。
またここでは、スパッタＳ１酸化膜について述べる。
第１図＋ａｌ〜＋ｄｌはｎ型でエンハンスメント型であ
る絶縁ゲート型電界効果トランジスタの製造方法の工程
順断面図を示している。第１図（ａｌは半絶縁性ＧａＡ
ｓ基板ｌに、ＣＶＤ Ｓｉ０ｇ３などをマスクにして
Ｐ型ＧａＡｓチャネル領域２をイオン注入により形成し
た状態を示している。
る絶縁ゲート型電界効果トランジスタの製造方法の工程
順断面図を示している。第１図（ａｌは半絶縁性ＧａＡ
ｓ基板ｌに、ＣＶＤ Ｓｉ０ｇ３などをマスクにして
Ｐ型ＧａＡｓチャネル領域２をイオン注入により形成し
た状態を示している。
第１図１ｂ＋は、ＣＶＤ ５ｉＯｔ３などをマスクに
して、ｎ型ソースおよびドレイン領域４．５を形成した
状態を示している。第１図（Ｃ１はＰ型ＧａＡｓチャネ
ル領域を露出後、ＭＬＥ法によりＳ１単結晶薄ＩＩ！Ｊ
６を数十層〜数百層成長した後、スパッタＳ１酸化膜７
を形成する。第１図１ｂ＋は、コンタクト開孔後、金属
膜によってゲート電極８、ソース・ドレイン電極９．１
０を形成し完成した断面図である。
して、ｎ型ソースおよびドレイン領域４．５を形成した
状態を示している。第１図（Ｃ１はＰ型ＧａＡｓチャネ
ル領域を露出後、ＭＬＥ法によりＳ１単結晶薄ＩＩ！Ｊ
６を数十層〜数百層成長した後、スパッタＳ１酸化膜７
を形成する。第１図１ｂ＋は、コンタクト開孔後、金属
膜によってゲート電極８、ソース・ドレイン電極９．１
０を形成し完成した断面図である。
第２図１ｄｌ〜（ｄ）はＳＩ基板上に設けたＧａ＾３単
結晶膜をＰ型ＧａＡ！チャネルとして絶縁ゲート型電界
効果トランジスタを形成する製造工程順の断面図を示し
ている。第２図（ａｔは３１基板を選択酸化しＳｔｏ！
１２を設ける０次にＭＬＥ法によりＰ型ＧａＡｓ膜１１
を堆積する。第２図（ｂｌはＣＶ Ｄ Ｓ Ｉ Ｏｍ
上のＧａＡｓは多結晶であるので容易に除去でき、その
ｔｊｉＭＬＥ法によりＳｉ単結晶薄膜６とスパッタ５Ｉ
ＮＩ化膜７を形成した状態を示している。第２図（Ｃ１
はゲート金属８を形成し、イオン注入によりｎ型ソース
・ドレイン領域４．５を形成した断面図である。第２図
１ｄｌはフィールド絶ｌｉ膜１３を堆積した後、コンタ
クト開花を行いソース・ドレイン電極９．ｌＯを形成し
完成した状態を示している。
結晶膜をＰ型ＧａＡ！チャネルとして絶縁ゲート型電界
効果トランジスタを形成する製造工程順の断面図を示し
ている。第２図（ａｔは３１基板を選択酸化しＳｔｏ！
１２を設ける０次にＭＬＥ法によりＰ型ＧａＡｓ膜１１
を堆積する。第２図（ｂｌはＣＶ Ｄ Ｓ Ｉ Ｏｍ
上のＧａＡｓは多結晶であるので容易に除去でき、その
ｔｊｉＭＬＥ法によりＳｉ単結晶薄膜６とスパッタ５Ｉ
ＮＩ化膜７を形成した状態を示している。第２図（Ｃ１
はゲート金属８を形成し、イオン注入によりｎ型ソース
・ドレイン領域４．５を形成した断面図である。第２図
１ｄｌはフィールド絶ｌｉ膜１３を堆積した後、コンタ
クト開花を行いソース・ドレイン電極９．ｌＯを形成し
完成した状態を示している。
本発明は、化合物半導体チャネル領域とゲート酸化膜の
間にＳＩ単結晶ｙ４１１％を挿入して界面準位を低減し
ているので、従来実現し得なかった絶縁ゲート型電界効
果トランジスタを作製することができる。実施例ではｎ
チャネルのエンハンスメント型のみを説明してきたが、
勿論Ｐチャネルにもデブレフシッンにも適用できる。
間にＳＩ単結晶ｙ４１１％を挿入して界面準位を低減し
ているので、従来実現し得なかった絶縁ゲート型電界効
果トランジスタを作製することができる。実施例ではｎ
チャネルのエンハンスメント型のみを説明してきたが、
勿論Ｐチャネルにもデブレフシッンにも適用できる。
第１図（ａｌ 〜（ｄｌ 、第２図（ａｌ 〜Ｔｄ＋は
それぞれ本発明の絶縁ゲート型電界効果トランジスタの
製造方法の工程順断面図である。 半絶縁性ＧａＡｓ基板 ＰＩＧａＡｓチャネル領域 ＣＶＤ−３ｌｏｔ ソース領域 ドレイン領域 Ｓｔ単結晶薄１漠 スパッタＳｔＯ，膜 ゲート１ｉ極 ソース電極 ドレイン電極 Ｐ型ＧａＡｓ膜 ＳＩＯ。 フィールド絶縁膜 出願人 セイコー電子工業株式会社 代理人 弁理士 林 敬 之 助第１図 第２図
それぞれ本発明の絶縁ゲート型電界効果トランジスタの
製造方法の工程順断面図である。 半絶縁性ＧａＡｓ基板 ＰＩＧａＡｓチャネル領域 ＣＶＤ−３ｌｏｔ ソース領域 ドレイン領域 Ｓｔ単結晶薄１漠 スパッタＳｔＯ，膜 ゲート１ｉ極 ソース電極 ドレイン電極 Ｐ型ＧａＡｓ膜 ＳＩＯ。 フィールド絶縁膜 出願人 セイコー電子工業株式会社 代理人 弁理士 林 敬 之 助第１図 第２図
Claims (2)
- （１）一導電型チャネル領域と該領域を挟んで互いに離
間する同一導電型もしくは逆導電型ソースおよびドレイ
ン領域上に設けられたゲート絶縁膜と該絶縁膜上に設け
られたゲート電極より成る絶縁ゲート型電界効果トラン
ジスタにおいて、前記ゲート絶縁膜をＳｉ単結晶薄膜と
、スパッタＳｉ酸化膜もしくはスパッタＳｉ窒化膜との
積層構造とすることを特徴とする絶縁ゲート型電界効果
トランジスタ。 - （２）一導電型チャネル領域と該領域を挟んで互いに離
間する同一導電型もしくは逆導電型ソースおよびドレイ
ン領域上に設けられたゲート絶縁膜と該絶縁膜上に設け
られたゲート電極より成る絶縁ゲート型電界効果トラン
ジスタの製造方法において、化合物半導体チャネル領域
上にＳｉ単結晶薄膜を形成する工程と、該膜上にスパッ
タＳｉ酸化膜もしくはスパッタＳｉ窒化膜を形成する工
程とを有することを特徴とする絶縁ゲート型電界効果ト
ランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29054988A JPH02135779A (ja) | 1988-11-17 | 1988-11-17 | 絶縁ゲート型電界効果トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29054988A JPH02135779A (ja) | 1988-11-17 | 1988-11-17 | 絶縁ゲート型電界効果トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02135779A true JPH02135779A (ja) | 1990-05-24 |
Family
ID=17757470
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29054988A Pending JPH02135779A (ja) | 1988-11-17 | 1988-11-17 | 絶縁ゲート型電界効果トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02135779A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100402784B1 (ko) * | 2000-12-22 | 2003-10-22 | 한국전자통신연구원 | 저온 측정용 갈륨비소 반도체 소자 및 그 제조방법 |
-
1988
- 1988-11-17 JP JP29054988A patent/JPH02135779A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100402784B1 (ko) * | 2000-12-22 | 2003-10-22 | 한국전자통신연구원 | 저온 측정용 갈륨비소 반도체 소자 및 그 제조방법 |
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