JPS63228760A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63228760A JPS63228760A JP6290787A JP6290787A JPS63228760A JP S63228760 A JPS63228760 A JP S63228760A JP 6290787 A JP6290787 A JP 6290787A JP 6290787 A JP6290787 A JP 6290787A JP S63228760 A JPS63228760 A JP S63228760A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 15
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 11
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 238000005468 ion implantation Methods 0.000 claims abstract description 4
- 230000005669 field effect Effects 0.000 claims description 8
- 238000000034 method Methods 0.000 claims description 8
- 230000000694 effects Effects 0.000 claims description 3
- 239000012535 impurity Substances 0.000 claims description 2
- 238000010438 heat treatment Methods 0.000 abstract description 5
- 238000002513 implantation Methods 0.000 abstract description 5
- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract description 4
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- 229910052681 coesite Inorganic materials 0.000 abstract 1
- 229910052906 cristobalite Inorganic materials 0.000 abstract 1
- 230000002708 enhancing effect Effects 0.000 abstract 1
- 239000012212 insulator Substances 0.000 abstract 1
- 239000000377 silicon dioxide Substances 0.000 abstract 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract 1
- 229910052682 stishovite Inorganic materials 0.000 abstract 1
- 229910052905 tridymite Inorganic materials 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- 239000012528 membrane Substances 0.000 description 3
- 230000035882 stress Effects 0.000 description 2
- 230000008646 thermal stress Effects 0.000 description 2
- 101100145155 Escherichia phage lambda cIII gene Proteins 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
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- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/8252—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using III-V technology
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はエンハンスメント型電界効果トランジスタＥ
−ＦＩＣＴとブイプリーシラン型電界効果トランジスタ
Ｄ −ＦＩＴとで構成される半導体装置の製造方法に関
するものである。
−ＦＩＣＴとブイプリーシラン型電界効果トランジスタ
Ｄ −ＦＩＴとで構成される半導体装置の製造方法に関
するものである。
従来の技術
従来、Ｋ −ＦＩＣＴの活性層とＤ −ＦＩＣＴの活性
層は個々に形成し、不純物濃度あるいは層厚は同一では
ない。第３図は従来のＫ −ＦＩＴとＤ −ＦＩＴを含
む半導体装置のプロセスフロー図である。第３図ａＫ於
てＧａＡｓ半絶縁性基板１の表面にまずＥ−ＦＥＴの活
性層３をレジスト２により選択的にイオン注入（７０Ｋ
ｅｙ、 ３ Ｘ １ｏ １２ｚ−２） Ｌ形成する。第
３図すに於て、次にＤ −ＦＩＣＴの活性層４をレジス
ト２′により選択的にイオン注入（１ｏｏＫｅＶ５Ｘ１
０ｆｆ）し形成する。第３図Ｃに於て、Ｅ −ＦＩＴお
よびＤ −ＦＩＴのオーミック層６をレジスト２″ に
よシ選択的にイオン注入（１ｓＯＫｅＶ。
層は個々に形成し、不純物濃度あるいは層厚は同一では
ない。第３図は従来のＫ −ＦＩＴとＤ −ＦＩＴを含
む半導体装置のプロセスフロー図である。第３図ａＫ於
てＧａＡｓ半絶縁性基板１の表面にまずＥ−ＦＥＴの活
性層３をレジスト２により選択的にイオン注入（７０Ｋ
ｅｙ、 ３ Ｘ １ｏ １２ｚ−２） Ｌ形成する。第
３図すに於て、次にＤ −ＦＩＣＴの活性層４をレジス
ト２′により選択的にイオン注入（１ｏｏＫｅＶ５Ｘ１
０ｆｆ）し形成する。第３図Ｃに於て、Ｅ −ＦＩＴお
よびＤ −ＦＩＴのオーミック層６をレジスト２″ に
よシ選択的にイオン注入（１ｓＯＫｅＶ。
１×１ｏ ｃｓ ）Ｌ形成する。第３図ｄに於て、
熱処理（８６０°Ｃ１５分）を行なった後、基板表面に
絶縁膜６を４０００人堆積する。第３図ｅに於て、オー
ミック電極７とゲート電極８をリフトオフにより形成し
、ＩＣ−ＦＩＣ”ｌ’およびＤ −ＦＩＥＴが完成する
。
熱処理（８６０°Ｃ１５分）を行なった後、基板表面に
絶縁膜６を４０００人堆積する。第３図ｅに於て、オー
ミック電極７とゲート電極８をリフトオフにより形成し
、ＩＣ−ＦＩＣ”ｌ’およびＤ −ＦＩＥＴが完成する
。
発明が解決しようとする問題点
従来技術ではＩＣ−ＦＩＴとＤ −ＦＩＥＴの活性層は
別法人により形成されるため、注入時の注入量および加
速電圧の設定が矯しい。また注入後の熱処理による不安
定性によりＫ −ＦＩＣＴとＤ −ＦＩＣＴの特性が所
望の特性と違い、面内の均一性も悪化するという問題が
ある。
別法人により形成されるため、注入時の注入量および加
速電圧の設定が矯しい。また注入後の熱処理による不安
定性によりＫ −ＦＩＣＴとＤ −ＦＩＣＴの特性が所
望の特性と違い、面内の均一性も悪化するという問題が
ある。
問題点を解決するための手段
この問題点を解決するために、Ｅ −ＦＩＴとＤ −Ｆ
ＩＥＴの活性層は１回の注入により形成し、オーミック
およびゲート電極形成前に堆積する絶縁膜の種類、構造
をＫ −ＦＥＥＴとＩ） −ＦＩＥＴで変えることによ
りＫ −ＦＥＴとＤ −ＦＥＴの特性を実現するもので
ある。
ＩＥＴの活性層は１回の注入により形成し、オーミック
およびゲート電極形成前に堆積する絶縁膜の種類、構造
をＫ −ＦＥＥＴとＩ） −ＦＩＥＴで変えることによ
りＫ −ＦＥＴとＤ −ＦＥＴの特性を実現するもので
ある。
作用
本発明の半導体装置の製造方法によシ、Ｋ−ＦＥＴおよ
びＤ −ＦＩＴが容易に形成でき、ウェハ面内の均一性
も向上し、Ｋ −ＦＩＴとＩ） −ＦＫ’Ｉ’により構
成される半導体装置の歩留シが向上する。
びＤ −ＦＩＴが容易に形成でき、ウェハ面内の均一性
も向上し、Ｋ −ＦＩＴとＩ） −ＦＫ’Ｉ’により構
成される半導体装置の歩留シが向上する。
実施例
本発明の一実施例を以下に説明する。
第１図に本発明の一実施例である半導体装置の製造方法
のプロセスフローを示す。第１図ａに於て、ＧａＡｓ半
絶縁性基板１１の表面にＥ −ＦＥＴとＤ −ＦＩＣＴ
の活性層１３をレジスト１２により同時に選択的にイオ
ン注入（７ｏＫｅＶ、３Ｘ１０ 備 ）し形成する。第
１図すに於て、ＦＩＣＴのオーミック層１４をレジスト
１２′により選択的にイオン注入（１ｓｏＫａＶ、ｌＸ
１０ ｃＩＩＩ ）Ｌ形成する。
のプロセスフローを示す。第１図ａに於て、ＧａＡｓ半
絶縁性基板１１の表面にＥ −ＦＥＴとＤ −ＦＩＣＴ
の活性層１３をレジスト１２により同時に選択的にイオ
ン注入（７ｏＫｅＶ、３Ｘ１０ 備 ）し形成する。第
１図すに於て、ＦＩＣＴのオーミック層１４をレジスト
１２′により選択的にイオン注入（１ｓｏＫａＶ、ｌＸ
１０ ｃＩＩＩ ）Ｌ形成する。
第１図Ｃに於て、熱処理（８５０’Ｃ１５分）を行なっ
た後、基板表面にＰＣＶＤ −ＳｉＮ膜１６を４０００
人堆積し、Ｄ−ＦＩＴとなる領域に更にＣ”／Ｄ−８ｉ
ｎ□膜１６を選択的に２５００人堆積する。
た後、基板表面にＰＣＶＤ −ＳｉＮ膜１６を４０００
人堆積し、Ｄ−ＦＩＴとなる領域に更にＣ”／Ｄ−８ｉ
ｎ□膜１６を選択的に２５００人堆積する。
第１図ｄに於て、オーミック電極１７とゲート電極１８
をリフトオフにより形成し、Ｋ−ＦＩＣＴおよびＤ−Ｆ
ＩＴが完成する。
をリフトオフにより形成し、Ｋ−ＦＩＣＴおよびＤ−Ｆ
ＩＴが完成する。
第２図にＣＶＤ ５ｉｎ２／ＰＣｖＤＳｉＮの積層膜の
ＣＶＤ−８ｉｎ２ 膜の膜厚を変化した時のＦＩＴの閾
値電圧ｖｔｈ の変化を示す。第２図に於て、ＣＶＤ
５ｉｎ２膜０人ｆＶｔｈ ＝＋０．２Ｖノに−ＦＩＴが
実現できＣＶＤ８ｉ０□膜２５００ＡｆＶｔｈ＝−ｏ、
４ｖのＤ−ＦＩＣＴが実現できる。この現象はＧａＡｓ
基板に対して熱応力がＰＣＶＤ ８ｉＮ膜は圧縮応力と
なり、ＣＶＤ−３ｉＯ□膜は引張応力となるため、基板
表面から１０００人附近に電荷が誘起されるためであり
、その誘起電荷はＰＣＶＤＳｉＮ膜およびＣＶＤ ５ｉ
ｎ２膜の膜厚に正比例する関係にあり、極めて制御性が
よいのが特徴である。
ＣＶＤ−８ｉｎ２ 膜の膜厚を変化した時のＦＩＴの閾
値電圧ｖｔｈ の変化を示す。第２図に於て、ＣＶＤ
５ｉｎ２膜０人ｆＶｔｈ ＝＋０．２Ｖノに−ＦＩＴが
実現できＣＶＤ８ｉ０□膜２５００ＡｆＶｔｈ＝−ｏ、
４ｖのＤ−ＦＩＣＴが実現できる。この現象はＧａＡｓ
基板に対して熱応力がＰＣＶＤ ８ｉＮ膜は圧縮応力と
なり、ＣＶＤ−３ｉＯ□膜は引張応力となるため、基板
表面から１０００人附近に電荷が誘起されるためであり
、その誘起電荷はＰＣＶＤＳｉＮ膜およびＣＶＤ ５ｉ
ｎ２膜の膜厚に正比例する関係にあり、極めて制御性が
よいのが特徴である。
一方ｃｖｎｓｉｏ □Ｉ［−第一層目にＰｃＶＤｓｉＮ
膜を第２層目にしＳｉＮ 膜の膜厚を変化させた場合も
同様にしてＳｉＮ 膜の膜厚が厚い場合に−ＦＩＩＣＴ
が実現できる。
膜を第２層目にしＳｉＮ 膜の膜厚を変化させた場合も
同様にしてＳｉＮ 膜の膜厚が厚い場合に−ＦＩＩＣＴ
が実現できる。
なお多層膜は基板に対して熱応力が圧縮か引張かによっ
てｖｔｈが変化するため多層膜の構成は３ｉＮ、５ｉ０
２などの膜によらなくてもよい。
てｖｔｈが変化するため多層膜の構成は３ｉＮ、５ｉ０
２などの膜によらなくてもよい。
発明の効果
本発明の半導体装置の製造方法により、Ｋ−ＦＩＣＴお
よびＤ−ＦＩＴが容易に形成でき、熱処理等によるばら
つきが小さくなシウェハ面内の均一性が向上し、Ｋ−Ｆ
ＩＣＴとＤ−ＦＩＴにより構成される半導体装置の歩留
りを向上させることができる。
よびＤ−ＦＩＴが容易に形成でき、熱処理等によるばら
つきが小さくなシウェハ面内の均一性が向上し、Ｋ−Ｆ
ＩＣＴとＤ−ＦＩＴにより構成される半導体装置の歩留
りを向上させることができる。
第１図は本発明の一実施例における半導体装置の製造方
法を説明するための工程断面図、第２図はＣＶＤ Ｓｉ
ｎ□／ＰＣＶＤＳｉＮ（７）積層膜ノＣｖＤＳｉ０２膜
の膜厚を変化した時のＦＩＴの閾値電圧ｖｔｈ を変
化を示す特性図、第３図は従来の半導体装置の製造方法
を説明するための工程断面図である。 ・１５・・・・・・ＳｉＮ膜、１６・・・・・・５ｉｎ
２膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名Ｉｆ
−一費ｒａ−Ａｓ差」反 ／Ｚ−一−レジ゛スト １５−−−δｉＮ膜 １６−−−δ１０こ瑛 Ｅ−ＦＥＴ Ｄ−ＦＥＴ 第２図 ５ｔＯｚ／ＳｉＮ’）δｉθＺ／）膜厚（Ａ）第３図 Ｅ−ＦＥＴ Ｄ−ＦＥＴ ／ −−−ＣｒＬＡδ基版 Ｚ−−−レジ゛スト ３−−−ε−ＦＥＴ岱性眉 ４−Ｄ−ＦＥＴ法性層 ５− オーミック眉 ７− オーミック電極 Ｂ−デート電掻
法を説明するための工程断面図、第２図はＣＶＤ Ｓｉ
ｎ□／ＰＣＶＤＳｉＮ（７）積層膜ノＣｖＤＳｉ０２膜
の膜厚を変化した時のＦＩＴの閾値電圧ｖｔｈ を変
化を示す特性図、第３図は従来の半導体装置の製造方法
を説明するための工程断面図である。 ・１５・・・・・・ＳｉＮ膜、１６・・・・・・５ｉｎ
２膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名Ｉｆ
−一費ｒａ−Ａｓ差」反 ／Ｚ−一−レジ゛スト １５−−−δｉＮ膜 １６−−−δ１０こ瑛 Ｅ−ＦＥＴ Ｄ−ＦＥＴ 第２図 ５ｔＯｚ／ＳｉＮ’）δｉθＺ／）膜厚（Ａ）第３図 Ｅ−ＦＥＴ Ｄ−ＦＥＴ ／ −−−ＣｒＬＡδ基版 Ｚ−−−レジ゛スト ３−−−ε−ＦＥＴ岱性眉 ４−Ｄ−ＦＥＴ法性層 ５− オーミック眉 ７− オーミック電極 Ｂ−デート電掻
Claims (2)
- （１）エンハンスメント型第１の電界効果トランジスタ
とディプリーション型の第２の電界効果トランジスタを
備えた半導体装置を製造するに際し、半導体基板の一主
面に第１、第２の電界効果トランジスタの活性層を１回
のイオン注入により同一の不純物濃度あるいは層厚で形
成する工程と、前記第１、第２の電界効果トランジスタ
のオーミック層を形成する工程と、前記半導体の一主面
に第１の絶縁膜を形成する工程と、前記第１、第２の電
界効果トランジスタのうちの一方の活性層表面を覆うよ
うに第２の絶縁膜を形成する工程と、前記第１、第２の
電界効果トランジスタのオーミック層表面にオーミック
電極を形成する工程と、前記第１、第２の電界効果トラ
ンジスタの活性層表面にゲート電極を形成する工程とを
含んでなる半導体装置の製造方法。 - （２）第１の絶縁膜が基板に対して圧縮応力の場合、第
２の絶縁膜は引張応力であり、第１の絶縁膜は引張応力
の場合、第２の絶縁膜は圧縮応力である特許請求の範囲
第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6290787A JP2506733B2 (ja) | 1987-03-18 | 1987-03-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6290787A JP2506733B2 (ja) | 1987-03-18 | 1987-03-18 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63228760A true JPS63228760A (ja) | 1988-09-22 |
| JP2506733B2 JP2506733B2 (ja) | 1996-06-12 |
Family
ID=13213793
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6290787A Expired - Lifetime JP2506733B2 (ja) | 1987-03-18 | 1987-03-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2506733B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013514661A (ja) * | 2009-12-16 | 2013-04-25 | ナショナル セミコンダクター コーポレーション | 半導体基板上のラージエリアガリウム窒化物又は他の窒化物ベース構造のための応力補償 |
| CN112614835A (zh) * | 2020-12-22 | 2021-04-06 | 厦门市三安集成电路有限公司 | 一种增强型与耗尽型hemt集成器件及制备方法 |
-
1987
- 1987-03-18 JP JP6290787A patent/JP2506733B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013514661A (ja) * | 2009-12-16 | 2013-04-25 | ナショナル セミコンダクター コーポレーション | 半導体基板上のラージエリアガリウム窒化物又は他の窒化物ベース構造のための応力補償 |
| CN112614835A (zh) * | 2020-12-22 | 2021-04-06 | 厦门市三安集成电路有限公司 | 一种增强型与耗尽型hemt集成器件及制备方法 |
| CN112614835B (zh) * | 2020-12-22 | 2022-08-16 | 厦门市三安集成电路有限公司 | 一种增强型与耗尽型hemt集成器件及制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2506733B2 (ja) | 1996-06-12 |
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