JPS61188969A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JPS61188969A JPS61188969A JP2955585A JP2955585A JPS61188969A JP S61188969 A JPS61188969 A JP S61188969A JP 2955585 A JP2955585 A JP 2955585A JP 2955585 A JP2955585 A JP 2955585A JP S61188969 A JPS61188969 A JP S61188969A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78684—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising semiconductor materials of Group IV not being silicon, or alloys including an element of the group IV, e.g. Ge, SiN alloys, SiC alloys
- H01L29/78687—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising semiconductor materials of Group IV not being silicon, or alloys including an element of the group IV, e.g. Ge, SiN alloys, SiC alloys with a multilayer structure or superlattice structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
゛ 本発明は、非晶質シリコンを用いた薄膜トランジス
タに関する。
タに関する。
従来の技術
最近、水素化非晶質シリコン（ａ−８ｉ ： Ｈ，）を
用いた薄膜トランジスタ（ＴＰＴ）が液晶表示素子駆動
用のトランジスターとして有用である事がＰ、Ｇ、Ｌｅ
Ｃｏｍｂｅｒ等によって示されたＥｌｅｃｔｒｏｎｉｃ
Ｌｅｔｔｅｒ１１６．１７９〜１８１ （１９７９）。
用いた薄膜トランジスタ（ＴＰＴ）が液晶表示素子駆動
用のトランジスターとして有用である事がＰ、Ｇ、Ｌｅ
Ｃｏｍｂｅｒ等によって示されたＥｌｅｃｔｒｏｎｉｃ
Ｌｅｔｔｅｒ１１６．１７９〜１８１ （１９７９）。
その構成は、基板上にゲート電極、前記ゲート
−電極上忙積層させた窒化シリコン絶縁層および前記
窒化シリコン絶縁層上にａ−８ｔ：Ｈから成る半導体層
、前記半導体層上に並置して例えばアルミニウムから成
るソース電極とドレイン電極とを設けたものである。こ
の様な構成のＴＰＴは、ゲート電極間に一定の電圧ｖＧ
を印加し、ソース電極とドレイン電極との間の電圧ＶＤ
を変化させた際のソース、ドレイン間の電流ＩＤは、Ｖ
Ｄが小さい所ではほとんど変化せず、いわゆるトランジ
スターがＯＦＦのままであり、立ち上がりのＶＤの大き
なトランジスターであり、それと同時に、スイッチング
速度も１００μＪｉｅＣ〜１ｍ ｓ ｅ ｃ程度と遅か
った。これらは、ａ−８ｔ：Ｈから成る薄膜半導体層と
金属電極層との間に充分なオーミック接触が形成されて
いないことと、少数キャリアの注入がドレインより生ず
る事に起因している。この問題点を解決しようとする試
みとして、第３図に示すようにａ−９ｉ：Ｈと金属電極
との接触する部分にリン元素Ｐをドープしたｎ土製ａ−
３ｉ：Ｈを形成する方法が取られている。第３図におい
て３１はガラス、セラミックス等の基板、３２はゲート
電極、３３はゲート絶縁層、３４はａ−８ｔ：Ｈからな
る半導体層、３６はリン元素をドープしたｎ土製ａ−３
ｉ：Ｈ層、３６はソース電極、３７はドレイン電極であ
る。（例えば、特開昭６６−１３５９６８号公報） 発明が解決しようとする問題点 しかしながら、この方法によると確かにｎ土層と金属電
極との間のオーミック接触は取れ、それと同時にドレイ
ンから注入される少数キャリアである正孔も減少し、結
果的に、立ち上がシｖＤを小さくできるが、ＶＤが大き
い領域では、再び正孔の注入が生ずるようになり、オフ
電流の増加およびスイッチング速度の増加をきたす。ま
たソース、ドレインの部分のみｎ十のａ−９ｔ：Ｈ層３
６を形成するための工程が必要となり、工程が複雑にな
るという弊害も生じた。
−電極上忙積層させた窒化シリコン絶縁層および前記
窒化シリコン絶縁層上にａ−８ｔ：Ｈから成る半導体層
、前記半導体層上に並置して例えばアルミニウムから成
るソース電極とドレイン電極とを設けたものである。こ
の様な構成のＴＰＴは、ゲート電極間に一定の電圧ｖＧ
を印加し、ソース電極とドレイン電極との間の電圧ＶＤ
を変化させた際のソース、ドレイン間の電流ＩＤは、Ｖ
Ｄが小さい所ではほとんど変化せず、いわゆるトランジ
スターがＯＦＦのままであり、立ち上がりのＶＤの大き
なトランジスターであり、それと同時に、スイッチング
速度も１００μＪｉｅＣ〜１ｍ ｓ ｅ ｃ程度と遅か
った。これらは、ａ−８ｔ：Ｈから成る薄膜半導体層と
金属電極層との間に充分なオーミック接触が形成されて
いないことと、少数キャリアの注入がドレインより生ず
る事に起因している。この問題点を解決しようとする試
みとして、第３図に示すようにａ−９ｉ：Ｈと金属電極
との接触する部分にリン元素Ｐをドープしたｎ土製ａ−
３ｉ：Ｈを形成する方法が取られている。第３図におい
て３１はガラス、セラミックス等の基板、３２はゲート
電極、３３はゲート絶縁層、３４はａ−８ｔ：Ｈからな
る半導体層、３６はリン元素をドープしたｎ土製ａ−３
ｉ：Ｈ層、３６はソース電極、３７はドレイン電極であ
る。（例えば、特開昭６６−１３５９６８号公報） 発明が解決しようとする問題点 しかしながら、この方法によると確かにｎ土層と金属電
極との間のオーミック接触は取れ、それと同時にドレイ
ンから注入される少数キャリアである正孔も減少し、結
果的に、立ち上がシｖＤを小さくできるが、ＶＤが大き
い領域では、再び正孔の注入が生ずるようになり、オフ
電流の増加およびスイッチング速度の増加をきたす。ま
たソース、ドレインの部分のみｎ十のａ−９ｔ：Ｈ層３
６を形成するための工程が必要となり、工程が複雑にな
るという弊害も生じた。
本発明は上記問題点を解決するため、簡易な構成でオフ
電流を減少させ、スイッチング速度の早い薄膜トランジ
スタの構成手段を提供することを目的としている。
電流を減少させ、スイッチング速度の早い薄膜トランジ
スタの構成手段を提供することを目的としている。
問題点を解決するための手段
本発明は上記問題点を解決するため、ゲート絶縁層上に
設けられた非晶質シリコンからなる半導体層上にゲート
およびソース電極を形成するにあたシー、グロー放電法
（プラズマＣＶＤ法）で形成した窒化シリコン層を介在
させるものである。
設けられた非晶質シリコンからなる半導体層上にゲート
およびソース電極を形成するにあたシー、グロー放電法
（プラズマＣＶＤ法）で形成した窒化シリコン層を介在
させるものである。
作用
本発明は上記した構成により、非晶質シリコン（ａ−３
ｔ：Ｈ）から成る半導体層とソース、ドレイン電極との
間に゛介在する窒化シリコン層により、ドレインより少
数キャリアが注入されるのを防止し、同時にソース、ド
レイン間の半導体層の表面準位を減少させ、オフ電流の
低減とスイッチング速度の高速化を実現可能とする。
ｔ：Ｈ）から成る半導体層とソース、ドレイン電極との
間に゛介在する窒化シリコン層により、ドレインより少
数キャリアが注入されるのを防止し、同時にソース、ド
レイン間の半導体層の表面準位を減少させ、オフ電流の
低減とスイッチング速度の高速化を実現可能とする。
実施例
第１図は本発明の薄膜トランジスタの一実施例に２って
構成された断面図を示す。１１はガラス。
構成された断面図を示す。１１はガラス。
セラミックス等の基板、１２は例えばＣｒ、Ｍｏ等の金
属層からなるゲート電極、１３が例えば窒化シリコン、
酸化シリコン、酸化タンタル等からなるゲート絶縁層、
１４はａ−８ｉ：Ｈからなる半導体層、１６は本発明に
よって加えられた窒化シリコン層、１６が例えばＡｄ、
Ｏｒ等の金属層からなるソース電極、１７が同じくドレ
イン電極である。
属層からなるゲート電極、１３が例えば窒化シリコン、
酸化シリコン、酸化タンタル等からなるゲート絶縁層、
１４はａ−８ｉ：Ｈからなる半導体層、１６は本発明に
よって加えられた窒化シリコン層、１６が例えばＡｄ、
Ｏｒ等の金属層からなるソース電極、１７が同じくドレ
イン電極である。
各層の作製方法は１２．１６．１７の金属からなる電極
層は真空蒸着法もしくはスノ（ツタ法等により成膜する
。１３のゲート絶縁層は例えば窒化シリコンの場合、モ
ノシラン（ＳｉＨ４）ガスとアンモニア（ＮＨ３）ガス
の混合ガスを原料としてプラズマＣＶＤ法にて例えばＳ
ＯＯ八〜へ０００人堆積させる。酸化シリコン層を使用
する場合は原料ガスとしてＳｉＨ４と０２もしくはＮｏ
ガスの混合ガスを用い同じくプラズマＣＶＤ法にて堆積
する。
層は真空蒸着法もしくはスノ（ツタ法等により成膜する
。１３のゲート絶縁層は例えば窒化シリコンの場合、モ
ノシラン（ＳｉＨ４）ガスとアンモニア（ＮＨ３）ガス
の混合ガスを原料としてプラズマＣＶＤ法にて例えばＳ
ＯＯ八〜へ０００人堆積させる。酸化シリコン層を使用
する場合は原料ガスとしてＳｉＨ４と０２もしくはＮｏ
ガスの混合ガスを用い同じくプラズマＣＶＤ法にて堆積
する。
１４の、−３ｔ：Ｈからなる半導体層は原料ガスとして
モノシランもしくはＳ Ｉ Ｈ４とＰＨ３の混合ガスを
使用のゲート絶縁層１３と同様にプラズマＣつ法にて０
．２〜３μｍ程度堆積形成する。１６の窒化シリコン層
はＳｉＨ４とＮＨ３もしくはＮ２さらにＨ２の混合ガス
を原料ガスとし、１３．１４の各層と同様にプラズマＣ
ＶＤ法にて例えば６０〜１ｏＯｏ人程度形成する。以上
かられかるように１３〜１６の各層は同様の工程、装置
で堆積形成可能であるため同一装置でガスの切り換えだ
けで順次形成可能となシ工程が非常に簡単である。こう
して薄膜トランジスターを作成する。
モノシランもしくはＳ Ｉ Ｈ４とＰＨ３の混合ガスを
使用のゲート絶縁層１３と同様にプラズマＣつ法にて０
．２〜３μｍ程度堆積形成する。１６の窒化シリコン層
はＳｉＨ４とＮＨ３もしくはＮ２さらにＨ２の混合ガス
を原料ガスとし、１３．１４の各層と同様にプラズマＣ
ＶＤ法にて例えば６０〜１ｏＯｏ人程度形成する。以上
かられかるように１３〜１６の各層は同様の工程、装置
で堆積形成可能であるため同一装置でガスの切り換えだ
けで順次形成可能となシ工程が非常に簡単である。こう
して薄膜トランジスターを作成する。
上記のような構成をとることによって、従来は半導体層
と金属層との接触部に存在した界面準位を介して行なわ
れていたキャリアの再結合が低減でき、それと同時に窒
化シリコンのすぐれた正孔の注入阻止の効果により少数
キャリアの注入が非常に小さくできやはり電子との再結
合の割合を減らすことが可能となり特にゲート電圧印加
した直後のドレイン電流の立ち上がシが改善される。ま
た電子については、本発明に使用された窒化シリコン膜
においてはソース、ドレイン間に１０ｖ以上印加してお
くと充分に半導体層中に電子の注入、取出しが問題なく
行なえる。一方電流制限領域は従来のＴＰＴに比べ早く
現われるが、動作上は問題ないと考えられる。
と金属層との接触部に存在した界面準位を介して行なわ
れていたキャリアの再結合が低減でき、それと同時に窒
化シリコンのすぐれた正孔の注入阻止の効果により少数
キャリアの注入が非常に小さくできやはり電子との再結
合の割合を減らすことが可能となり特にゲート電圧印加
した直後のドレイン電流の立ち上がシが改善される。ま
た電子については、本発明に使用された窒化シリコン膜
においてはソース、ドレイン間に１０ｖ以上印加してお
くと充分に半導体層中に電子の注入、取出しが問題なく
行なえる。一方電流制限領域は従来のＴＰＴに比べ早く
現われるが、動作上は問題ないと考えられる。
第２図は本発明の他の実施例である。第１図ではゲート
電極が基板上に形成され、次に半導体層最後にソース、
ドレイン電極を形成する構成例を示したが、第２図では
ソース電極２２、ドレイン電極２３を基板２１上に形成
した後、窒化シリコン層２４、ａ−３ｉ：Ｈからなる半
導体層２６、ゲート絶縁層２６、最後にゲート電極２７
の順で形成する。各層の作製方法は第１図で示した実施
例において説明した各層の作製方法と全く同様である。
電極が基板上に形成され、次に半導体層最後にソース、
ドレイン電極を形成する構成例を示したが、第２図では
ソース電極２２、ドレイン電極２３を基板２１上に形成
した後、窒化シリコン層２４、ａ−３ｉ：Ｈからなる半
導体層２６、ゲート絶縁層２６、最後にゲート電極２７
の順で形成する。各層の作製方法は第１図で示した実施
例において説明した各層の作製方法と全く同様である。
第４図は本発明による薄膜トランジスタと従来の薄膜ト
ランジスタのスイッチング特性を示した図そある。第４
図（ａ）がゲート電圧波形、 （ｂ） 、 （ｃ）がそ
れぞれ従来例のものと本発明のドレイン電流の波形を示
している。第４図かられかるように、スイッチング特性
は従来のものと比べ大きく改善されていることが明らか
である。
ランジスタのスイッチング特性を示した図そある。第４
図（ａ）がゲート電圧波形、 （ｂ） 、 （ｃ）がそ
れぞれ従来例のものと本発明のドレイン電流の波形を示
している。第４図かられかるように、スイッチング特性
は従来のものと比べ大きく改善されていることが明らか
である。
発明の効果
本発明によれば、非晶質シリコンからなる半導体層と、
ソース、ドレイン電極層との間にプラズマＣＶＤ法によ
って形成される窒化シリコン層を６０人〜１ｏｏＯλ程
度介在させることによって、オフ電流を低減できると同
時にスイッチング速度の早い高性能な薄膜トランジスタ
を実現できる。
ソース、ドレイン電極層との間にプラズマＣＶＤ法によ
って形成される窒化シリコン層を６０人〜１ｏｏＯλ程
度介在させることによって、オフ電流を低減できると同
時にスイッチング速度の早い高性能な薄膜トランジスタ
を実現できる。
第１図は本発明の一実施例における薄膜トランジスタの
断面構成を示す図、第２図は本発明の他の実施例の薄膜
トランジスタの断面構成を示す図、第３図は従来の薄膜
トランジスタの断面図、第４図は従来と本発明のそれぞ
れの薄膜トランジスタのスイッチング特性を示した図で
ある。 １１、．２１・・・・・・基板、１２，２７・・・・・
・ゲート電極、１３．２６・・・・・・ゲート絶縁層、
１４，２５・・・・・・半導体層、１５，２４・・・・
・・本発明によって加えられた窒化シリコン層、１６，
２２・・・・・・ソース電極、１７ 、２３・・・・・
・ドレイン電極。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図
断面構成を示す図、第２図は本発明の他の実施例の薄膜
トランジスタの断面構成を示す図、第３図は従来の薄膜
トランジスタの断面図、第４図は従来と本発明のそれぞ
れの薄膜トランジスタのスイッチング特性を示した図で
ある。 １１、．２１・・・・・・基板、１２，２７・・・・・
・ゲート電極、１３．２６・・・・・・ゲート絶縁層、
１４，２５・・・・・・半導体層、１５，２４・・・・
・・本発明によって加えられた窒化シリコン層、１６，
２２・・・・・・ソース電極、１７ 、２３・・・・・
・ドレイン電極。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図
Claims (2)
- （１）導電体層もしくは低抵抗半導体からなるゲート電
極層、ゲート絶縁層、非晶質半導体層、窒化シリコン層
が積層され、かつ並例対向する１対のソース電極および
ゲート電極を具備してなり、前記非晶質半導体層と前記
ソース電極およびゲート電極との間に、前記窒化シリコ
ン層が介在することを特徴とする薄膜トランジスタ。 - （２）窒化シリコン層の厚さを６０〜１０００Åとする
ことを特徴とする特許請求の範囲第１項記載の薄膜トラ
ンジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2955585A JPS61188969A (ja) | 1985-02-18 | 1985-02-18 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2955585A JPS61188969A (ja) | 1985-02-18 | 1985-02-18 | 薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61188969A true JPS61188969A (ja) | 1986-08-22 |
Family
ID=12279388
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2955585A Pending JPS61188969A (ja) | 1985-02-18 | 1985-02-18 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61188969A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63178559A (ja) * | 1987-01-19 | 1988-07-22 | Sanyo Electric Co Ltd | 薄膜トランジスタ |
| EP0449539A2 (en) * | 1990-03-27 | 1991-10-02 | Kabushiki Kaisha Toshiba | Ohmic contact for thin film transistor |
| US5311040A (en) * | 1990-03-27 | 1994-05-10 | Kabushiki Kaisha Toshiba | Thin film transistor with nitrogen concentration gradient |
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1985
- 1985-02-18 JP JP2955585A patent/JPS61188969A/ja active Pending
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