JPH0550862B2 - - Google Patents
Info
- Publication number
- JPH0550862B2 JPH0550862B2 JP59173593A JP17359384A JPH0550862B2 JP H0550862 B2 JPH0550862 B2 JP H0550862B2 JP 59173593 A JP59173593 A JP 59173593A JP 17359384 A JP17359384 A JP 17359384A JP H0550862 B2 JPH0550862 B2 JP H0550862B2
- Authority
- JP
- Japan
- Prior art keywords
- source
- channel
- fet
- gate
- mis
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 claims description 15
- 239000010410 layer Substances 0.000 description 20
- 239000012535 impurity Substances 0.000 description 7
- 239000000758 substrate Substances 0.000 description 6
- 108091006146 Channels Proteins 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 239000000969 carrier Substances 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 239000005368 silicate glass Substances 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 1
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 1
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置、特に絶縁ゲート型電界効
果トランジスタ（以下MIS−FETという）に係
り、１つのMIS−FETにおいて、即ち１つの絶
縁ゲートに関して電子とホールの双方をキヤリア
とするMIS−FET、すなわちｎチヤンネル型の
MIS−FETとｐチヤンネル型のMIS−FETとの
双方の機能をもたしめるようにした単体半導体集
積装置に係る。
果トランジスタ（以下MIS−FETという）に係
り、１つのMIS−FETにおいて、即ち１つの絶
縁ゲートに関して電子とホールの双方をキヤリア
とするMIS−FET、すなわちｎチヤンネル型の
MIS−FETとｐチヤンネル型のMIS−FETとの
双方の機能をもたしめるようにした単体半導体集
積装置に係る。
共通の半導体基体上に、ｎチヤンネル型のMIS
−FETと、ｐチヤンネル型MIS−FETとの組合
わせによる相補型集積回路、いわゆるＣ−MOS
集積回路を構成する場合、共通の半導体基板上の
異る部位に、夫々Ｎ型のチヤンネルとｐ型のチヤ
ンネルを形成する各MIS構造による絶縁ゲートを
形成するものである。すなわち、半導体基体の異
る部分に夫々ｎ型のソース及びドレイン領域と、
ｐ型のソース及びドレイン領域とを形成して各ソ
ース及びドレイン間に夫々ゲート部を設けて互い
に独立してｎチヤンネル型MIS−FETとｐチヤ
ンネル型MIS−FETを形成するものであり、こ
れらを電気的に内部配線等によつて接続するとい
う構成をとつている。
−FETと、ｐチヤンネル型MIS−FETとの組合
わせによる相補型集積回路、いわゆるＣ−MOS
集積回路を構成する場合、共通の半導体基板上の
異る部位に、夫々Ｎ型のチヤンネルとｐ型のチヤ
ンネルを形成する各MIS構造による絶縁ゲートを
形成するものである。すなわち、半導体基体の異
る部分に夫々ｎ型のソース及びドレイン領域と、
ｐ型のソース及びドレイン領域とを形成して各ソ
ース及びドレイン間に夫々ゲート部を設けて互い
に独立してｎチヤンネル型MIS−FETとｐチヤ
ンネル型MIS−FETを形成するものであり、こ
れらを電気的に内部配線等によつて接続するとい
う構成をとつている。
上述の従来構造による場合、ｎチヤンネル型の
MIS−FETとｐチヤンネル型MIS−FETとが平
面的に並置形成されるために集積密度の向上が充
分図られない。
MIS−FETとｐチヤンネル型MIS−FETとが平
面的に並置形成されるために集積密度の向上が充
分図られない。
本発明は、上述した例えばＣ−MOS集積回路
を構成するにあたり、共通のゲートに対してｎチ
ヤンネル型MIS−FETとｐチヤンネル型MIS−
FETを形成し、両機能をゲート部への印加電圧
によつて切換え奏するようにして、集積密度の向
上、製造の簡易化、価格の低廉化を図るものであ
る。
を構成するにあたり、共通のゲートに対してｎチ
ヤンネル型MIS−FETとｐチヤンネル型MIS−
FETを形成し、両機能をゲート部への印加電圧
によつて切換え奏するようにして、集積密度の向
上、製造の簡易化、価格の低廉化を図るものであ
る。
本発明は、第１図に示すように、共通の高比抵
抗すなわち低不純物濃度の半導体層１上に、共通
のMIS構造による絶縁ゲート部２を設け、これを
挟んで第１導電型、例えばｎ型の第１のソース及
びドレイン各領域３及び４と、第２導電型、例え
ばｐ型の第２のソース及びドレイン各領域５及び
６を設け、第１のソース及びドレイン領域３及び
４を結ぶ線と、第２のソース及びドレイン領域５
及び６を結ぶ線とが交差するようにして、互いに
例えば絶縁ゲート部２を中心とする十文字線上に
配列する。
抗すなわち低不純物濃度の半導体層１上に、共通
のMIS構造による絶縁ゲート部２を設け、これを
挟んで第１導電型、例えばｎ型の第１のソース及
びドレイン各領域３及び４と、第２導電型、例え
ばｐ型の第２のソース及びドレイン各領域５及び
６を設け、第１のソース及びドレイン領域３及び
４を結ぶ線と、第２のソース及びドレイン領域５
及び６を結ぶ線とが交差するようにして、互いに
例えば絶縁ゲート部２を中心とする十文字線上に
配列する。
Ｇは共通のゲート端子、S1及びD1は第１のソ
ース及びドレインの各端子、S2及びD2は第２ソ
ース及びドレインの各端子を示す。
ース及びドレインの各端子、S2及びD2は第２ソ
ース及びドレインの各端子を示す。
この構成において、ゲート部２の特性を、例え
ばノーマリオフ型の構成として、所要の正の電圧
＋Vth1でｎチヤンネルが形成され、所要の負の電
圧−Vth2でｐチヤンネルが形成されるように、そ
の特性を選定する。
ばノーマリオフ型の構成として、所要の正の電圧
＋Vth1でｎチヤンネルが形成され、所要の負の電
圧−Vth2でｐチヤンネルが形成されるように、そ
の特性を選定する。
この構成によれば、ゲート端子Ｇへの印加電圧
を＋Vth1以上とするときにはゲート部の半導体層
１の表面にｎチヤンネルが生じ、電子によるキヤ
リアが第１のソース領域３及びドレイン領域４間
を流れ、これら第１のソース及びドレイン領域３
及び４によるｎチヤンネル型のMIS−FET動作
が生じ、この時第２のソース及びドレイン領域５
及び６は、いわゆるチヤンネルストツパー領域と
しての機能を奏する。また逆にゲート端子Ｇへの
印加電圧を−Vth2以下とするときはゲート部の半
導体層１の表面にｎチヤンネルが生じ、電子によ
るキヤリアが第２のソース領域５及びドレイン領
域６間を流れ、これら第２のソース及びドレイン
領域５及び６によるｐチヤンネル型のMIS−
FET動作が生じ、この時第１のソース及びドレ
イン領域３及び４は、いわばチヤンネルストツパ
ー領域としての機能を奏する。したがつて、上述
の本発明装置によれば、Ｃ−MOSインバータと
等価の動作をなすことができるものであり、第２
図はこの場合の構成を示す。第２図は本発明装置
を模式的に表示したもので、第２図において第１
図と対応する部分には同一符号を付して示す。こ
の場合、端子Ｇが入力端子とされ、端子S1とD2
とが共通に接続されて出力端子としたものであ
る。この場合の端子Ｇへの印加電圧、すなわち、
入力Vio（ゲート電圧）に対する出力電圧Vputは第
３図に示すようにすることによつてＣ−MOSイ
ンバータ機能を奏することができる。つまり、こ
の場合、出力レベル＋VDD、−VDDを夫々例えば論
理レベル「１」「０」とするとき、両者のスイン
グ中心のゲート電圧（入力電圧）で、ｐチヤンネ
ル及びｎチヤンネルの両者がオフとなるように、
ゲート材料、すなわち仕事関数の選定、、半導体
層１の表面とゲート絶縁層の界面における固定電
荷密度及びゲート絶縁層の厚さ等の選定がなされ
る。
を＋Vth1以上とするときにはゲート部の半導体層
１の表面にｎチヤンネルが生じ、電子によるキヤ
リアが第１のソース領域３及びドレイン領域４間
を流れ、これら第１のソース及びドレイン領域３
及び４によるｎチヤンネル型のMIS−FET動作
が生じ、この時第２のソース及びドレイン領域５
及び６は、いわゆるチヤンネルストツパー領域と
しての機能を奏する。また逆にゲート端子Ｇへの
印加電圧を−Vth2以下とするときはゲート部の半
導体層１の表面にｎチヤンネルが生じ、電子によ
るキヤリアが第２のソース領域５及びドレイン領
域６間を流れ、これら第２のソース及びドレイン
領域５及び６によるｐチヤンネル型のMIS−
FET動作が生じ、この時第１のソース及びドレ
イン領域３及び４は、いわばチヤンネルストツパ
ー領域としての機能を奏する。したがつて、上述
の本発明装置によれば、Ｃ−MOSインバータと
等価の動作をなすことができるものであり、第２
図はこの場合の構成を示す。第２図は本発明装置
を模式的に表示したもので、第２図において第１
図と対応する部分には同一符号を付して示す。こ
の場合、端子Ｇが入力端子とされ、端子S1とD2
とが共通に接続されて出力端子としたものであ
る。この場合の端子Ｇへの印加電圧、すなわち、
入力Vio（ゲート電圧）に対する出力電圧Vputは第
３図に示すようにすることによつてＣ−MOSイ
ンバータ機能を奏することができる。つまり、こ
の場合、出力レベル＋VDD、−VDDを夫々例えば論
理レベル「１」「０」とするとき、両者のスイン
グ中心のゲート電圧（入力電圧）で、ｐチヤンネ
ル及びｎチヤンネルの両者がオフとなるように、
ゲート材料、すなわち仕事関数の選定、、半導体
層１の表面とゲート絶縁層の界面における固定電
荷密度及びゲート絶縁層の厚さ等の選定がなされ
る。
実施例
本発明装置の具体的構造の一例を、その理解を
容易にするために、第４図以下を参照してその製
造方法の一例と共に説明する。この例において
は、第４図にその平面図を示し、第５図に第４図
のＡ−Ａ線上の断面図を示すように、高比抵抗半
導体層１となる例えば高抵抗のシリコン、或いは
GaAs等の化合物半導体基体Soを設け、その一主
面上に、夫々ｐ型の不純物例えばボロンがドープ
されたボロンシリケートガラス層１０ｐを最終的
にゲート部となる部分を挟んで所要の間隔を保持
して例えばほぼ一直線上に配列形成し、これと直
交する直線上にｎ型の不純物の例えば砒素Asを
含むシリケートガラス層１０ｎを被着し、パター
ニングする。次にこれを例えば酸素を含む雰囲気
中で加熱することによつて各不純物を含む層１０
ｎ及び１０ｐ中の各不純物を基体Soの表面に拡
散して、第６図に示すように、夫々ｎ型及びｐ型
の第１のソース及びドレイン領域３及び４と、第
２のソース及びドレイン領域５及び６を形成する
と共に、これら不純物層１０ｎ及び１０ｐによつ
て覆われていない基体表面、特に最終的ゲート部
を形成する各領域３，４，５，６間の対向部分に
所定の厚さを有する酸化物ゲート絶縁層１１を形
成する。
容易にするために、第４図以下を参照してその製
造方法の一例と共に説明する。この例において
は、第４図にその平面図を示し、第５図に第４図
のＡ−Ａ線上の断面図を示すように、高比抵抗半
導体層１となる例えば高抵抗のシリコン、或いは
GaAs等の化合物半導体基体Soを設け、その一主
面上に、夫々ｐ型の不純物例えばボロンがドープ
されたボロンシリケートガラス層１０ｐを最終的
にゲート部となる部分を挟んで所要の間隔を保持
して例えばほぼ一直線上に配列形成し、これと直
交する直線上にｎ型の不純物の例えば砒素Asを
含むシリケートガラス層１０ｎを被着し、パター
ニングする。次にこれを例えば酸素を含む雰囲気
中で加熱することによつて各不純物を含む層１０
ｎ及び１０ｐ中の各不純物を基体Soの表面に拡
散して、第６図に示すように、夫々ｎ型及びｐ型
の第１のソース及びドレイン領域３及び４と、第
２のソース及びドレイン領域５及び６を形成する
と共に、これら不純物層１０ｎ及び１０ｐによつ
て覆われていない基体表面、特に最終的ゲート部
を形成する各領域３，４，５，６間の対向部分に
所定の厚さを有する酸化物ゲート絶縁層１１を形
成する。
次に、第７図に示すように、ゲート絶縁層１１
上を含んで例えば不純物がドープされて低比抵抗
化された多結晶シリコン層を化学的気相成長法
（CVD法）等によつて形成し、これをパターニン
グしてゲート電極１２を形成する。
上を含んで例えば不純物がドープされて低比抵抗
化された多結晶シリコン層を化学的気相成長法
（CVD法）等によつて形成し、これをパターニン
グしてゲート電極１２を形成する。
また、第８図に示すように、各領域３，４，
５，６上のシリケートガラス層１０ｎ及び１０ｐ
に電極窓開けを周知の技術例えば、ホトリソグラ
フイーによつて穿設し、例えばAl等の金属層を
全面蒸着してパターニングすることによつて夫々
ソース及びドレイン各電極ないしは配線を形成し
た第１の配線層１３を形成する。
５，６上のシリケートガラス層１０ｎ及び１０ｐ
に電極窓開けを周知の技術例えば、ホトリソグラ
フイーによつて穿設し、例えばAl等の金属層を
全面蒸着してパターニングすることによつて夫々
ソース及びドレイン各電極ないしは配線を形成し
た第１の配線層１３を形成する。
そして、第９図に示すように全面的にSiO2等
の層間絶縁層１４を例えばCVD法によつて形成
し、この絶縁層１４の例えばゲート電極１２上に
窓開けを行つてゲート電極１２と電気的に接続す
る第２のAl等の金属配線層１５を全面蒸着後パ
ターニングすることによつて形成する。
の層間絶縁層１４を例えばCVD法によつて形成
し、この絶縁層１４の例えばゲート電極１２上に
窓開けを行つてゲート電極１２と電気的に接続す
る第２のAl等の金属配線層１５を全面蒸着後パ
ターニングすることによつて形成する。
上述した例においては、各１組の第１導電型の
ソース領域及びドレイン領域３，４と第２導電型
のソース領域５及びドレイン領域６を形成した場
合であるが、或る場合は夫々或いは一方の一組乃
至は複数組設けることもできる。
ソース領域及びドレイン領域３，４と第２導電型
のソース領域５及びドレイン領域６を形成した場
合であるが、或る場合は夫々或いは一方の一組乃
至は複数組設けることもできる。
発明の効果
上述したように本発明においては共通のゲート
部に対してｎチヤンネル型MIS−FETとｐチヤ
ンネル型MIS−FETの両機能を奏せしめること
ができるようにしたので前述したような例えばＣ
−MOSインバータ等に適用して集積密度の向上、
製造が簡易化、量産性の向上、低廉化を図ること
ができるものである。
部に対してｎチヤンネル型MIS−FETとｐチヤ
ンネル型MIS−FETの両機能を奏せしめること
ができるようにしたので前述したような例えばＣ
−MOSインバータ等に適用して集積密度の向上、
製造が簡易化、量産性の向上、低廉化を図ること
ができるものである。
第１図は本発明による半導体装置の一例の略線
的平面パターン図、第２図はその回路例を示す
図、第３図はその動作の説明に供する出力特性曲
線図、第５図〜第９図は夫々本発明装置の製造方
法の一例を示す工程図、第４図は第５図の平面図
である。 １は半導体層、２は絶縁ゲート部、３及び４は
第１のソース及びドレイン領域、５及び６は第２
のソース及びドレイン領域である。
的平面パターン図、第２図はその回路例を示す
図、第３図はその動作の説明に供する出力特性曲
線図、第５図〜第９図は夫々本発明装置の製造方
法の一例を示す工程図、第４図は第５図の平面図
である。 １は半導体層、２は絶縁ゲート部、３及び４は
第１のソース及びドレイン領域、５及び６は第２
のソース及びドレイン領域である。
Claims (1)
- 【特許請求の範囲】 １ 少くとも高抵抗半導体層と、該高抵抗半導体
層に形成された第１導電型の第１のソース及びド
レイン領域と、第２導電型の第２のソース及びド
レイン領域と、共通の絶縁ゲート部とを有し、 上記第１のソース及びドレイン領域を結ぶ線と
上記第２のソース及びドレイン領域を結ぶ線とは
上記共通の絶縁ゲート部を介して互いに交差して
なることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59173593A JPS6151876A (ja) | 1984-08-21 | 1984-08-21 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59173593A JPS6151876A (ja) | 1984-08-21 | 1984-08-21 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6151876A JPS6151876A (ja) | 1986-03-14 |
| JPH0550862B2 true JPH0550862B2 (ja) | 1993-07-30 |
Family
ID=15963467
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59173593A Granted JPS6151876A (ja) | 1984-08-21 | 1984-08-21 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6151876A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6255958A (ja) * | 1985-09-05 | 1987-03-11 | Mitsubishi Electric Corp | 半導体装置 |
| GB2403848A (en) * | 2003-07-08 | 2005-01-12 | Seiko Epson Corp | Semiconductor device |
-
1984
- 1984-08-21 JP JP59173593A patent/JPS6151876A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6151876A (ja) | 1986-03-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4178605A (en) | Complementary MOS inverter structure | |
| US4396930A (en) | Compact MOSFET device with reduced plurality of wire contacts | |
| JPH02166762A (ja) | コンパクトｃｍｏｓデバイス及びその製造方法 | |
| US3639813A (en) | Complementary enhancement and depletion mosfets with common gate and channel region, the depletion mosfet also being a jfet | |
| JPH02210871A (ja) | 半導体装置 | |
| JPS634683A (ja) | 電界効果トランジスタ | |
| JPS63102264A (ja) | 薄膜半導体装置 | |
| JPH07131007A (ja) | 半導体装置 | |
| JPS60160169A (ja) | Ｍｏｓトランジスタおよびその製造方法 | |
| JPH0550862B2 (ja) | ||
| JPH0555593A (ja) | 絶縁ゲート形電界効果トランジスタの製造方法 | |
| KR0179066B1 (ko) | 박막트랜지스터 및 그 제조방법 | |
| JPH0613606A (ja) | 半導体装置 | |
| JP3049255B2 (ja) | Ｃｍｉｓ半導体装置の製造方法 | |
| JPS643065B2 (ja) | ||
| JPH11186402A (ja) | 半導体装置及び半導体製造方法 | |
| Richman | Complementary MOS field-effect transistors on high-resistivity silicon substrates | |
| JPS61194764A (ja) | 半導体装置の製造方法 | |
| JP2971083B2 (ja) | 半導体装置 | |
| JPH06181312A (ja) | 半導体装置及びその製造方法 | |
| JPH057003A (ja) | 半導体装置 | |
| JPH03233974A (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JP2528694B2 (ja) | 半導体装置の製造方法 | |
| JPH0432264A (ja) | 半導体装置及びその製造方法 | |
| JPS6220366A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |