JPS6220366A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6220366A JPS6220366A JP60159374A JP15937485A JPS6220366A JP S6220366 A JPS6220366 A JP S6220366A JP 60159374 A JP60159374 A JP 60159374A JP 15937485 A JP15937485 A JP 15937485A JP S6220366 A JPS6220366 A JP S6220366A
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- layer
- gate electrode
- type
- mosfet
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置にかかり、特にＣＭＯ８半導体集積
回路装置に関する。
回路装置に関する。
従来、ＣＭＯＳ 半導体集積回路装置は、例えば第２
図に示す様にＮ型半導体基板２０５中にＰ型不純物ウェ
ル２０３を設け、Ｎ型半導体基板中にＰチャネルの絶縁
ゲート型電界効果トランジスタ（以下ＭＯ８ＦＥＴ
という）２０２を形成し、Ｐ型不純物つェル中にＮチャ
ネルのＭＯ８ＦＥＴ２０１ ’ｅ影形成、通常Ｐチャネ
ルＭＯ８ＦＥＴ とＮチャネルＭＯ８ＦＥＴのゲート
電極２０４は接続さｎ１回路を構成していた◇ 〔発明が解決しようとする問題点〕 上述した従来のＣＭＯＳ半導体集積回路装置は、ペチャ
ネルＭＯ８Ｆ Ｅ Ｔ とＰチャネルＭＯ８ＦＥＴが
同一平面上に形成されており、またラッチアップ全防止
するため、ＮチャネルＭＯ８ＦＥＴとＰチャネルＭＯ８
ＦＥＴの間隔金入きくする必要がおり、集積度向上が困
難でおった。
図に示す様にＮ型半導体基板２０５中にＰ型不純物ウェ
ル２０３を設け、Ｎ型半導体基板中にＰチャネルの絶縁
ゲート型電界効果トランジスタ（以下ＭＯ８ＦＥＴ
という）２０２を形成し、Ｐ型不純物つェル中にＮチャ
ネルのＭＯ８ＦＥＴ２０１ ’ｅ影形成、通常Ｐチャネ
ルＭＯ８ＦＥＴ とＮチャネルＭＯ８ＦＥＴのゲート
電極２０４は接続さｎ１回路を構成していた◇ 〔発明が解決しようとする問題点〕 上述した従来のＣＭＯＳ半導体集積回路装置は、ペチャ
ネルＭＯ８Ｆ Ｅ Ｔ とＰチャネルＭＯ８ＦＥＴが
同一平面上に形成されており、またラッチアップ全防止
するため、ＮチャネルＭＯ８ＦＥＴとＰチャネルＭＯ８
ＦＥＴの間隔金入きくする必要がおり、集積度向上が困
難でおった。
本発明は、絶縁体基板またげ絶縁層上に形成された半導
体層にＵ字型に形成された溝の第１の側面に第１導電型
のＭＯＳＦＥＴが形成され、前記溝の第２の仙１面に前
記第１導電型のＭＯＳＦＥＴ のゲ−ト電極を共有した
第２導電型のＭＯＳＦＥＴが形成されていることを特徴
とする。
体層にＵ字型に形成された溝の第１の側面に第１導電型
のＭＯＳＦＥＴが形成され、前記溝の第２の仙１面に前
記第１導電型のＭＯＳＦＥＴ のゲ−ト電極を共有した
第２導電型のＭＯＳＦＥＴが形成されていることを特徴
とする。
次に本発明について図面全参照して説明する。
第１図は本発明の一実施例の縦断面図である。
サファイヤもしくはスピネル等の絶縁体基板１０１に成
長したＮ型シリコンＮ１０２とＰ型シリコン層１０３と
の溝１０４の第１の側面に、Ｎ型不純物拡散層１０５．
１０６￥ソース・ドレインとし、酸化膜１０７をゲート
酸化膜とし、多結晶シリコン１０８をゲート電極とした
ＮチャネルＭＯ８ＦＥＴが形成され、第２の側面には、
Ｐ型不純物拡散層１０９．１１（ｌソース・ドレインと
し、酸化膜１１１をゲート酸化膜とし、多結晶シリコン
１０８をゲート電極としたＰチャネルＭＯ８ＦＥＴが形
成されている。そして、それぞれの拡散層は、絶縁膜１
１２の開口を通してアルミニウム電極１１３゜１１４．
１１５に接続されており、フィールド酸化膜１１６は、
拡散層を分離するための酸化膜である。そして、アルミ
ニウム電極１１３，１１４はそれぞれ■。ｏ、Ｖ５．
に接続され、多結晶シリコン１０８を入力とし、アル
ミニウム電極１１５を出力としたインバータを構成して
いる。又、この半導体層１０２，１０３は半導体基板上
のシリコン酸化等の絶縁膜上に成長させたシリコン層を
レーザアニール等で単結晶化させたものでもよい。
長したＮ型シリコンＮ１０２とＰ型シリコン層１０３と
の溝１０４の第１の側面に、Ｎ型不純物拡散層１０５．
１０６￥ソース・ドレインとし、酸化膜１０７をゲート
酸化膜とし、多結晶シリコン１０８をゲート電極とした
ＮチャネルＭＯ８ＦＥＴが形成され、第２の側面には、
Ｐ型不純物拡散層１０９．１１（ｌソース・ドレインと
し、酸化膜１１１をゲート酸化膜とし、多結晶シリコン
１０８をゲート電極としたＰチャネルＭＯ８ＦＥＴが形
成されている。そして、それぞれの拡散層は、絶縁膜１
１２の開口を通してアルミニウム電極１１３゜１１４．
１１５に接続されており、フィールド酸化膜１１６は、
拡散層を分離するための酸化膜である。そして、アルミ
ニウム電極１１３，１１４はそれぞれ■。ｏ、Ｖ５．
に接続され、多結晶シリコン１０８を入力とし、アル
ミニウム電極１１５を出力としたインバータを構成して
いる。又、この半導体層１０２，１０３は半導体基板上
のシリコン酸化等の絶縁膜上に成長させたシリコン層を
レーザアニール等で単結晶化させたものでもよい。
以上説明したように本発明は、Ｕ字型に形成された溝の
両側面を利用して、ＮチャネルＭＯ８ＦＥＴトＰ ｆ−
ｙネｙｖＭＯ８ＦＥＴ ｙ！ｒ”形成サレルｙｔメ、Ｍ
ＯＳＦＥＴの特性を劣化させることな（、ＭＯＳＦＥＴ
の占有する平面積を小さくすることが出来、半導体集積
回路の集積度を向上させることが出来る。
両側面を利用して、ＮチャネルＭＯ８ＦＥＴトＰ ｆ−
ｙネｙｖＭＯ８ＦＥＴ ｙ！ｒ”形成サレルｙｔメ、Ｍ
ＯＳＦＥＴの特性を劣化させることな（、ＭＯＳＦＥＴ
の占有する平面積を小さくすることが出来、半導体集積
回路の集積度を向上させることが出来る。
また、ＮチャネルＭＯ８ＦＥＴ とＰチャネルＭＯ８Ｆ
’ＥＴ が絶縁体で分離されているため、従来の不純物
ウェルを形成して得らするＣΔａ−ｏｓ ） ｙンジツ
タで起こるバイポーラ効果の心配もない半導体集積回路
を得ることが出来る。
’ＥＴ が絶縁体で分離されているため、従来の不純物
ウェルを形成して得らするＣΔａ−ｏｓ ） ｙンジツ
タで起こるバイポーラ効果の心配もない半導体集積回路
を得ることが出来る。
第１図は本発明の一実施例の断面図、８２図は従来の０
ＭＯ８ＦＥＴ の平面図である。 なお、図において、 １０１・・・・・・絶縁体基板、１０２・・・・・・Ｎ
型シリコン層、１０３・・・・・・Ｐ型シリコン層、１
ｏ４・・・・・・溝、１０５．１０６，２０１・・・・
・・Ｎ型不純物拡散層、１０７ 、１１１−−−−−・
ゲート酸化膜、１０８ 、２０４・・・・・・多結晶シ
リコン、１０９，１１０，２０２・・・・・・Ｐ型不純
物拡散層、１１２・・・・・・絶縁膜、１１３゜１１４
．１１５・・・・・・アルミニウム電極、’ １１６
。 ２０５・・・・・・フィールド酸化膜、である。 ＝５−
ＭＯ８ＦＥＴ の平面図である。 なお、図において、 １０１・・・・・・絶縁体基板、１０２・・・・・・Ｎ
型シリコン層、１０３・・・・・・Ｐ型シリコン層、１
ｏ４・・・・・・溝、１０５．１０６，２０１・・・・
・・Ｎ型不純物拡散層、１０７ 、１１１−−−−−・
ゲート酸化膜、１０８ 、２０４・・・・・・多結晶シ
リコン、１０９，１１０，２０２・・・・・・Ｐ型不純
物拡散層、１１２・・・・・・絶縁膜、１１３゜１１４
．１１５・・・・・・アルミニウム電極、’ １１６
。 ２０５・・・・・・フィールド酸化膜、である。 ＝５−
Claims (1)
- 絶縁体基板上又は絶縁層上に形成された半導体層に設け
られた溝の第１の側面に第１導電型の絶縁ゲート型電界
効果トランジスタが形成され、前記溝の第２の側面に前
記第１導電型のトランジスタのゲート電極を共有した第
２導電型の絶縁ゲート型電界効果トランジスタが形成さ
れていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60159374A JPS6220366A (ja) | 1985-07-18 | 1985-07-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60159374A JPS6220366A (ja) | 1985-07-18 | 1985-07-18 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6220366A true JPS6220366A (ja) | 1987-01-28 |
Family
ID=15692425
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60159374A Pending JPS6220366A (ja) | 1985-07-18 | 1985-07-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6220366A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4920397A (en) * | 1987-03-26 | 1990-04-24 | Nec Corporation | Structure of complementary field effect transistor |
| KR100236048B1 (ko) * | 1996-12-24 | 1999-12-15 | 김영환 | 트랜지스터의 구조 및 제조 방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5066184A (ja) * | 1973-10-12 | 1975-06-04 |
-
1985
- 1985-07-18 JP JP60159374A patent/JPS6220366A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5066184A (ja) * | 1973-10-12 | 1975-06-04 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4920397A (en) * | 1987-03-26 | 1990-04-24 | Nec Corporation | Structure of complementary field effect transistor |
| KR100236048B1 (ko) * | 1996-12-24 | 1999-12-15 | 김영환 | 트랜지스터의 구조 및 제조 방법 |
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