JP2004311824A - 半導体集積回路 - Google Patents
半導体集積回路 Download PDFInfo
- Publication number
- JP2004311824A JP2004311824A JP2003105301A JP2003105301A JP2004311824A JP 2004311824 A JP2004311824 A JP 2004311824A JP 2003105301 A JP2003105301 A JP 2003105301A JP 2003105301 A JP2003105301 A JP 2003105301A JP 2004311824 A JP2004311824 A JP 2004311824A
- Authority
- JP
- Japan
- Prior art keywords
- mos transistor
- region
- transistor region
- contact
- mos
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 41
- 230000010354 integration Effects 0.000 abstract description 13
- 230000002542 deteriorative effect Effects 0.000 abstract description 4
- 239000012535 impurity Substances 0.000 description 49
- 238000009792 diffusion process Methods 0.000 description 14
- 239000010410 layer Substances 0.000 description 14
- 239000000758 substrate Substances 0.000 description 8
- 238000002955 isolation Methods 0.000 description 5
- 239000002131 composite material Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Engineering & Computer Science (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
【解決手段】PMOS及びNMOSトランジスタ1個から成るインバータを構成するレイアウトとして、素子領域の中央付近にNMOSトランジスタ領域8が配置され、その上下に2分割された状態でPMOSトランジスタ領域1a及び1bが配置され、それぞれのトランジスタ領域1a及び1bと領域8にゲート電極3が延在するように配置されている。NMOSトランジスタ領域8の位置にマスク合わせずれが生じたとしても、各トランジスタのゲート幅に変化がなく、特性を低下させずに集積度を向上させることができる。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は、半導体集積回路に関する。
【0002】
【従来の技術】
近年、半導体集積回路は素子の微細化によりその集積度が増大している。半導体集積回路では、低電力でかつ比較的少ない素子数で論理回路を実現できるCMOS回路が多く用いられる。CMOS回路は第1導電型のMOSトランジスタ(例えばPMOSトランジスタ)と第2導電型のMOSトランジスタ(例えばNMOSトランジスタ)とを組み合わせた構成になっている。
【0003】
図11に、CMOS回路における基本ゲートであるインバータを実現する従来の平面レイアウトの一例を示す。半導体基板の表面部分にPMOSトランジスタ領域101とNMOSトランジスタ領域102とが配置されている。それぞれの領域101、102におけるチャネル領域上に、両者に跨るように多結晶シリコン膜等から成るゲート電極103が延在している。
【0004】
領域101、102のソース、ドレイン領域上に図示されていない層間絶縁膜を隔てて、PMOSトランジスタのソースを電源電圧Vdd端子に接続するための配線104a、PMOS及びNMOSトランジスタのドレインから信号OUTを出力するための配線104b、NMOSトランジスタのソースを接地電圧Vss端子に接続するための配線104c、ゲート電極103に信号INを入力するための配線104dが形成されている。
【0005】
それぞれのソース又はドレイン不純物拡散層と配線104a〜104dとが、層間絶縁膜に形成されたコンタクトホール105によって接続されている。
【0006】
PMOSトランジスタ領域101とNMOSトランジスタ領域102との導電型を分離するためにウエル境界107が存在し、点線で囲まれた領域108の内側はN型不純物がイオン注入された領域であり、領域108の外側はP型不純物がイオン注入された領域である。
【0007】
このように構成されたインバータにおいて、PMOSトランジスタ領域101のソース側が電源電圧Vdd端子に接続され、NMOSトランジスタのソース側が接地電位Vss端子に接続され、PMOS及びNMOSトランジスタのゲート電極103に信号IN100が入力され、PMOS及びNMOSトランジスタのドレイン側から信号OUTが出力される。
【0008】
図12に、CMOS構成によるNAND回路の回路構成を示す。PMOSトランジスタ1201及び1202とNMOSトランジスタ1203及び1204とが用いられており、PMOSトランジスタ1201及びNMOSトランジスタ1204のゲートに信号IN1が入力され、PMOSトランジスタ1202及びNMOSトランジスタ1203のゲートに信号IN2が入力され、PMOSトランジスタ1201及び1202のドレインから信号OUTが出力される。
【0009】
このNAND回路を実現する従来のレイアウトの一例を図13に示す。
【0010】
PMOSトランジスタ領域201及び202が設けられ、それぞれのチャネル領域上にゲート絶縁膜を介してゲート電極203a、203bが形成されている。
【0011】
一方、NMOSトランジスタ領域204及び203が設けられ、それぞれのチャネル領域上にゲート電極203a、203bが延在するように形成されている。
【0012】
図中上下において一方向に沿って電源電圧Vdd線204a、接地電圧Vss線204bが配置されている。PMOSトランジスタ領域201及び202のソース領域上に配線204d、204eが設けられて、共に電源電圧Vdd線204aに接続されている。PMOSトランジスタ領域201及び202のドレイン領域上に共通に配線204fが形成され、これがNMOSトランジスタ203のドレイン領域上にも延在している。NMOSトランジスタ204のソース領域上に設けられた配線204gが接地電圧Vss線204bに接続されている。
【0013】
尚、従来技術を開示する公知文献として、以下のものが存在する。
【0014】
【特許文献1】
米国出願公開第2001/0019162号公報
【特許文献2】
米国特許第6,114,903号
【特許文献3】
特開平05−259398号公報
【特許文献4】
特開平07−130971号公報
【0015】
【発明が解決しようとする課題】
しかし、従来の半導体集積回路には次のような問題があった。
【0016】
図11に示されたPMOSトランジスタ領域101とNMOSトランジスタ領域102との間には距離109が存在し、同様に図13に示されたPMOSトランジスタ領域201とNMOSトランジスタ領域204との間には距離209が存在する。図11に示された距離109を例にとると、PMOSトランジスタ領域101からウエル境界107までに必要な距離と、NMOSトランジスタ領域102からウエル境界107までに必要な距離との和で決定される。
【0017】
ウエル境界107には、PMOSトランジスタ領域101が形成されるN型不純物拡散層と、NMOSトランジスタ領域102が形成されるP型不純物拡散層とが接することにより、PN接合が形成されている。
【0018】
従って、ウエル境界107付近はP型、N型不純物分布が共に一定ではなく濃度勾配が生じている。ウエル境界107と各トランジスタのチャネル領域とが濃度勾配の影響を受ける程度にまで接近すると、トランジスタの電気的特性の低下を招くことなる。従って、この距離はトランジスタ特性に影響を与えないように設定する必要がある。
【0019】
また、PMOSトランジスタ領域101におけるP型ソース・ドレイン領域、PMOSトランジスタが形成されたN型不純物拡散層、NMOSトランジスタが形成されたP型不純物拡散層、NMOSトランジスタ領域102におけるN型ソース・ドレイン領域との間で、PNPNサイリスタ構造が形成される。
【0020】
トランジスタのソース・ドレイン領域とウエル境界107とが接近し過ぎると、このサイリスタが動作するような条件が成立し、電源電圧Vddが与えられているPMOSトランジスタのソース領域から、接地電位Vssが与えられているNMOSトランジスタのソース領域に常時電流が流れるラッチアップが発生し、回路動作の不良の原因となる。
【0021】
この結果、CMOS回路においては、ラッチアップを防ぐためにPMOSトランジスタ領域101とNMOSトランジスタ領域102との距離を離す必要があり、高集積化の妨げとなっていた。このような事情は、図13に示されたNAND回路においても同様である。
【0022】
本発明は上記事情に鑑み、CMOS回路の集積度を高めると共に、トランジスタ特性の変動や低下を防止することが可能な半導体集積回路を提供することを目的とする。
【0023】
【課題を解決するための手段】
本発明の半導体集積回路は、第1導電型の第1のMOSトランジスタと第2導電型の第2のMOSトランジスタとを含むCMOS論理ゲートを備え、前記第1のMOSトランジスタが形成された第1のMOSトランジスタ領域と、前記第2のMOSトランジスタが形成され、前記第1のMOSトランジスタ領域の第1の辺、及びこの第1の辺に対向する第2の辺にそれぞれ接するように2分割されて配置された第2aのMOSトランジスタ領域及び第2bのMOSトランジスタ領域とを備えることを特徴とする。
【0024】
また本発明の半導体集積回路は、第1導電型の第1のMOSトランジスタと第2導電型の第2のMOSトランジスタとを含むCMOS論理ゲートを備える半導体集積回路であって、前記第1のMOSトランジスタが形成された第1のMOSトランジスタ領域と、前記第2のMOSトランジスタが形成され、前記第1のMOSトランジスタ領域の第1の辺に第1の辺が接するように配置された第2aのMOSトランジスタ領域、及び前記第1のMOSトランジスタ領域の前記第1の辺に対向する第2の辺に第1の辺が接するように配置された第2bのMOSトランジスタ領域と、前記第1のMOSトランジスタが形成され、前記第2aのMOSトランジスタ領域の前記第1の辺に対向する第2の辺に一方の辺が接するように配置された第3aのMOSトランジスタ領域、及び前記第2bのMOSトランジスタ領域の前記第1の辺に対向する第2の辺に一方の辺が接するように配置された第3bのMOSトランジスタ領域とを備えることを特徴とする。
【0025】
また本発明の半導体集積回路は、第1導電型の第1及び第2のMOSトランジスタと、第2導電型の第3及び第4のMOSトランジスタとを含むNANDゲートを備え、前記第1のMOSトランジスタが形成された第1のMOSトランジスタ領域と、前記第3のMOSトランジスタが形成され、前記第1のMOSトランジスタ領域の第1の辺及びこの第1の辺に対向する第2の辺にそれぞれ接するように2分割されて配置された第3aのMOSトランジスタ領域及び第3bのMOSトランジスタ領域と、前記第2のMOSトランジスタが形成され、前記第1のMOSトランジスタ領域の前記第1の辺及びこの第1の辺に対向する前記第2の辺に直交する第3の辺に接するように配置された第2のMOSトランジスタ領域と、前記第4のMOSトランジスタが形成され、前記第2のMOSトランジスタ領域の第1の辺及び第2の辺にそれぞれ接するように2分割されて配置された第4aのMOSトランジスタ領域及び第4bのMOSトランジスタ領域とを備え、前記第1のMOSトランジスタ領域におけるソース領域の前記第1の辺と前記第3aのMOSトランジスタ領域におけるソース領域の一方の辺とが接しており、前記第1のMOSトランジスタ領域におけるソース領域の前記第2の辺と前記第3bのMOSトランジスタ領域におけるソース領域の一方の辺とが接しており、前記第1のMOSトランジスタ領域におけるドレイン領域の前記第1の辺と前記第3aのMOSトランジスタ領域におけるドレイン領域の一方の辺とが接しており、前記第1のMOSトランジスタ領域におけるドレイン領域の前記第2の辺と前記第3bのMOSトランジスタ領域におけるドレイン領域の一方の辺とが接しており、前記第2のMOSトランジスタ領域におけるソース領域の前記第1の辺と前記第4aのMOSトランジスタ領域におけるソース領域の一方の辺とが接しており、前記第2のMOSトランジスタ領域におけるソース領域の前記第2の辺と前記第4bのMOSトランジスタ領域におけるソース領域の一方の辺とが接しており、前記第2のMOSトランジスタ領域におけるドレイン領域の前記第1の辺と前記第4aのMOSトランジスタ領域におけるドレイン領域の一方の辺とが接しており、前記第2のMOSトランジスタ領域におけるドレイン領域の前記第2の辺と前記第4bのMOSトランジスタ領域におけるドレイン領域の一方の辺とが接しており、前記第3aのMOSトランジスタ領域、前記第1のMOSトランジスタ領域、前記第3bのMOSトランジスタ領域の上部に、ゲート酸化膜を介して第1のゲート電極が延在するように配置され、前記第4aのMOSトランジスタ領域、前記第2のMOSトランジスタ領域、前記第4bのMOSトランジスタ領域の上部に、前記ゲート酸化膜を介して第2のゲート電極が延在するように配置されていることを特徴とする。
【0026】
あるいは本発明は、第1導電型の第1及び第2のMOSトランジスタと、第2導電型の第3及び第4のMOSトランジスタとを含むNANDゲートと、前記第1の導電型の第5のMOSトランジスタと、前記第2の導電型の第6のMOSトランジスタとを含み、前記NANDゲートの出力端子に入力端子が接続されたインバータとを備える半導体集積回路であって、前記第1のMOSトランジスタが形成された第1のMOSトランジスタ領域と、前記第3のMOSトランジスタが形成され、前記第1のMOSトランジスタ領域の第1の辺及びこの第1の辺に対向する第2の辺にそれぞれ接するように2分割されて配置された第3aのMOSトランジスタ領域及び第3bのMOSトランジスタ領域と、前記第2のMOSトランジスタが形成され、前記第1のMOSトランジスタ領域の前記第1の辺及び前記第2の辺に直交する第3の辺に接するように配置された第2のMOSトランジスタ領域と、前記第4のMOSトランジスタが形成され、前記第2のMOSトランジスタ領域の第1の辺及びこの第1の辺に対向する第2の辺にそれぞれ接するように2分割されて配置された第4aのMOSトランジスタ領域及び第4bのMOSトランジスタ領域と、前記第5のMOSトランジスタが形成され、前記第2のMOSトランジスタ領域の前記第1の辺及び前記第2の辺に直交する第4の辺に接するように配置された第5のMOSトランジスタ領域と、前記第6のMOSトランジスタが形成された第6のトランジスタ領域とを備え、前記第1のMOSトランジスタ領域におけるソース領域の前記第1の辺と前記第3aのMOSトランジスタ領域におけるソース領域の一方の辺とが接しており、前記第1のMOSトランジスタ領域におけるソース領域の前記第2の辺と前記第3bのMOSトランジスタ領域におけるソース領域の一方の辺とが接しており、前記第1のMOSトランジスタ領域におけるドレイン領域の前記第1の辺と前記第3aのMOSトランジスタ領域におけるドレイン領域の一方の辺とが接しており、前記第1のMOSトランジスタ領域におけるドレイン領域の前記第2の辺と前記第3bのMOSトランジスタ領域におけるドレイン領域の一方の辺とが接しており、前記第2のMOSトランジスタ領域におけるソース領域の前記第1の辺と前記第4aのMOSトランジスタ領域におけるソース領域の一方の辺とが接しており、前記第2のMOSトランジスタ領域におけるソース領域の前記第2の辺と前記第4bのMOSトランジスタ領域におけるソース領域の一方の辺とが接しており、前記第2のMOSトランジスタ領域におけるドレイン領域の前記第1の辺と前記第4aのMOSトランジスタ領域におけるドレイン領域の一方の辺とが接しており、前記第2のMOSトランジスタ領域におけるドレイン領域の前記第2の辺と前記第4bのMOSトランジスタ領域におけるドレイン領域の一方の辺とが接しており、前記第2のMOSトランジスタ領域におけるソース領域の前記第1の辺及び前記第2の辺に直交する第3の辺と前記第5のMOSトランジスタ領域におけるソース領域の1方の辺とが接しており、前記第3aのMOSトランジスタ領域、前記第1のMOSトランジスタ領域、前記第3bのMOSトランジスタ領域の上部に、ゲート酸化膜を介して第1のゲート電極が延在するように配置され、前記第4aのMOSトランジスタ領域、前記第2のMOSトランジスタ領域、前記第4bのMOSトランジスタ領域の上部に、前記ゲート酸化膜を介して第2のゲート電極が延在するように配置され、前記第5のMOSトランジスタ領域の上部に前記ゲート絶縁膜を介して第3のゲート電極が配置され、前記第6のMOSトランジスタ領域の上部に前記ゲート絶縁膜を介して第4のゲート電極が配置され、前記第3のゲート電極と前記第4のゲート電極とが電気的に接続されていることを特徴とする。
【0027】
さらに本発明は、第1導電型の第1及び第2のMOSトランジスタと、第2導電型の第3及び第4のMOSトランジスタとを含むNANDゲートを備える半導体集積回路であって、前記第1のMOSトランジスタが形成された第1のMOSトランジスタ領域と、前記第2のMOSトランジスタが形成され、ソース領域が、前記第1のMOSトランジスタ領域のソース領域に接するように配置された第2のMOSトランジスタ領域と、前記第3のMOSトランジスタが形成され、ドレイン領域が、前記第2のMOSトランジスタ領域のドレイン領域に接するように配置された第3のMOSトランジスタ領域と、前記第4のMOSトランジスタが形成され、ドレイン領域が、前記第3のMOSトランジスタ領域のソース領域に接するように配置された第4のMOSトランジスタ領域とを備え、前記第1のMOSトランジスタ領域の上部に、ゲート酸化膜を介して第1のゲート電極が配置され、前記第2のMOSトランジスタ領域の上部に、前記ゲート酸化膜を介して第2のゲート電極が配置され、前記第3のMOSトランジスタ領域の上部に、前記ゲート酸化膜を介して、前記第1のゲート電極と電気的に接続された第3のゲート電極が配置され、前記第4のMOSトランジスタ領域の上部に、前記ゲート酸化膜を介して、前記第2のゲート電極と電気的に接続された第4のゲート電極が配置されていることを特徴とする。
【0028】
【発明の実施の形態】
以下、本発明の実施形態について、図面を用いて説明する。
【0029】
(1)第1の実施の形態
図1に、本発明の第1の実施の形態による半導体集積回路として、CMOSインバータ回路の平面レイアウトを示す。
【0030】
半導体基板の表面部分に、PMOSトランジスタ領域1a及び1bとNMOSトランジスタ領域2とが配置されている。トランジスタ領域全体の略中央にN型不純物がイオン注入されてN型不純物領域8が形成されており、他の領域はP型不純物がイオン注入されてP型不純物領域が形成されている。N型不純物領域8におけるNMOSトランジスタ領域2の図中上下両端に2分割された状態でP型不純物が注入されたPMOSトランジスタ領域1a及び1bが形成されている。
【0031】
これらPMOSトランジスタ領域1a及び1bとNMOSトランジスタ領域2とは、それぞれの間に素子分離領域を有することなく、ソース領域同士、ドレイン領域同士が直接接しており、さらに各トランジスタ領域1a、1b、2のチャネル領域上に図示されないゲート絶縁膜を介してゲート電極3が延在するように設けられている。
【0032】
従来は、図10を用いて説明したように、ラッチアップ等の現象を防止するためには、PMOSトランジスタ領域101からウエル境界107までに必要な距離及びNMOSトランジスタ領域102からウエル境界107までに必要な距離との和で決定される距離109が必要であり、集積度の向上を妨げていたが、本実施の形態によればこのようなウエル境界が存在せず、集積度を向上させることができる。
【0033】
即ち、配線4bで接続されたPMOSトランジスタ領域1aのドレイン領域とNMOSトランジスタ領域8のドレイン領域とが素子分離で隔てることなく直接接触するように配置している。このためNMOSトランジスタ領域2の位置がずれたとしても、NMOSトランジスタ領域2とPMOSトランジスタのドレイン領域1a、1bとは同電位であるためインバータとしての電気的特性に影響を与えることがない。
【0034】
また、N型不純物領域8は、この領域8の形状を有するフォトマスクを用いることにより決定され、このマスクの位置は全体の素子領域に合わせて設定される。
【0035】
従って、マスクの位置の合わせ精度により、製造過程によっては所望の位置からずれが生じる。しかし、N型不純物領域8の位置にずれが生じたとしても、NMOSトランジスタ領域2におけるゲート幅には変化がない。さらに、NMOSトランジスタ領域2の上下にPMOSトランジスタ領域1a、1bが配置されていることにより、領域2が上下にずれたとしても、2つのNMOSトランジスタ領域1a、1bにおけるゲート幅の合計値には変化がない。よって、マスクの合わせずれが発生したとしてもトランジスタ特性には影響を与えることがない。
【0036】
ところで、本実施の形態また以下に説明する他の実施の形態におけるトランジスタは、図2に示されたような半導体基板301上に絶縁膜302を介して素子領域(N型不純物拡散層303、P型不純物拡散層304、N型不純物拡散層305)が形成されたSOI(Silicon on Insulator)基板であることが望ましい。これは、SOI基板ではウエル領域が不要なため、図10、図12を用いて説明したようなPMOSトランジスタとNMOSトランジスタとの間の素子分離がトランジスタとウエル境界との距離により決定されることがないためである。
【0037】
上記第1の実施の形態では、NMOSトランジスタ領域2の上下にPMOSトランジスタ領域1a、1bが分割されて配置されているが、これとは逆にPMOSトランジスタ領域の上下にNMOSトランジスタ領域が分割されて配置されていてもよい。
【0038】
あるいはまた、上記第1の実施の形態では1つの素子領域においてほぼ中央に不純物拡散層2が1箇所設けられているが、このような不純物拡散層が複数設けられてもよい。例えば、N型不純物拡散層を2箇所設け、その間と上下にそれぞれ3分割してP型不純物拡散層を設けることで、上下方向に沿ってPMOSトランジスタ領域、NMOSトランジスタ領域、PMOSトランジスタ領域、NMOSトランジスタ領域、PMOSトランジスタ領域というように配置してもよい。
【0039】
(2)第2の実施の形態
本発明の第2の実施の形態による半導体集積回路について図3を用いて説明する。
【0040】
本実施の形態は、上記第1の実施の形態によるインバータ回路をスタンダードセルに適用したものに相当する。上記第1の実施の形態と同一の要素には同一の番号を付して説明を省略する。
【0041】
一点鎖線で示された境界で囲まれたセル領域12内に、上記第1の実施の形態によるインバータ回路と、電源電圧Vdd端子4eと接地電圧Vss端子4fとが配置されている。ここで、PMOSトランジスタ領域1aのソース領域上の配線4aが電源電圧Vdd線4eに接続するように延在して形成され、NMOSトランジスタ領域2のソース領域上の配線4dが接地電圧Vss線4fに接続するように延在して形成されている。
【0042】
このようなスタンダードセルが図中左右方向に複数個アレイ状に配置され、それぞれ電源電圧Vdd線4eと接地電圧Vss線4fとに接続される。
【0043】
本実施の形態においても上記第1の実施の形態と同様に、N型不純物領域8の位置にマスク合わせずれが生じたとしても、NMOSトランジスタ領域2のゲート幅に変化がなく、またPMOSトランジスタ領域1a、1bのゲート幅の合計値にも変化がないので、トランジスタ特性を低下させることなく集積度を向上させることができる。
【0044】
(3)第3の実施の形態
本発明の第3の実施の形態は図4に示される構成を備えており、上記第2の実施の形態と電源電圧Vdd線と接地電圧Vss線の配置が異なっている。ここで、上記第2の実施の形態と同一の要素には同一の符号を付して説明を省略する。
【0045】
セル領域12内において上端、下端に図中左右方向に沿って電源電圧Vdd線4e及び4gが設けられている。セル領域12の略中央に左右方向に接地電圧Vss線13が配置されている。
【0046】
このインバータ回路の構成では、上下にPMOSトランジスタ領域1a、1bが配置されているので、PMOSトランジスタ領域1a、1bのそれぞれのソース領域上の配線4a、4cは上下に配置された電源電圧Vdd線4e、4gに容易に接続することができる。そして、略中央に配置されたNMOSトランジスタ領域2のソース領域は、その上部に配置された接地電圧Vss線13に容易に接続することができる。
【0047】
このように、本実施の形態はPMOSトランジスタ及びNMOSトランジスタと電源電圧Vdd線4e及び4g、接地電圧Vss線13との接続が容易で、接続用の配線の面積を縮小することができる。
【0048】
(4)第4の実施の形態
本発明の第4の実施の形態について、図5を用いて説明する。本実施の形態は、上記第2、第3の実施の形態におけるトランジスタ領域の配置を、電源電圧Vdd線及び接地電圧Vss線に対して90度回転させたものに相当する。
【0049】
セル領域26の上端、下端に図中左右方向に沿って共に電源電圧Vdd線24a及び接地電圧Vss線24bが設けられている。
【0050】
セル領域26内において、略中央にN型不純物領域28が形成され、その周囲にP型不純物領域が形成されている。N型不純物領域28においてNMOSトランジスタ領域22が形成され、その図中左右に2分割されてPMOSトランジスタ領域21a及び21bが形成されている。そして、PMOSトランジスタ領域21a及び21bとNMOSトランジスタ領域22のチャネル領域上にゲート絶縁膜を介してゲート電極23が形成されている。ゲート電極23には信号INが入力される。
【0051】
PMOSトランジスタ領域21a及び21bのソース領域上に配線24d及び24eが配置され、共に電源電圧Vdd線24aに接続されており、ドレイン領域はその上部の配線24cによりNMOSトランジスタ領域22のドレイン領域に接続されている。NMOSトランジスタ領域22のソース領域上に配線24fが配置され、接地電圧Vss線24bに接続されている。各々の配線とソース又はドレイン領域とは、コンタクトホール25により接続されている。
【0052】
本実施の形態においても、上記第2の実施の形態と同様に、N型不純物領域28の位置にマスク合わせずれが生じたとしても、NMOSトランジスタ領域22のゲート幅に変化がなく、またPMOSトランジスタ領域21a、21bのゲート幅の合計値にも変化がないので、トランジスタ特性を低下させることなく集積度を向上させることができる。また、上記第3の実施の形態と同様に、PMOSトランジスタ及びNMOSトランジスタと電源電圧Vdd線24a、接地電圧Vss線24bとの接続が容易で、接続用の配線の面積を縮小することができる。
【0053】
(5)第5の実施の形態
本発明の第5の実施の形態について図面を用いて説明する。本実施の形態は、図10に示されたNAND回路をスタンダードセルに適用した場合に相当し、その平面レイアウトを図6に示す。
【0054】
セル領域36の上端、下端に図中左右方向に沿って共に電源電圧Vdd線34a及び接地電圧Vss線34bが設けられている。
【0055】
セル領域36内にN型不純物領域38が形成され、その周囲はP型不純物領域が形成されている。N型不純物領域38においてNMOSトランジスタ領域32a及び32bが配置され、その図中左右に2分割されてPMOSトランジスタ領域31a及び31bと、31c及び31dとが形成されている。PMOSトランジスタ領域31a及び31bとNMOSトランジスタ領域32aのチャネル領域上にゲート絶縁膜を介してゲート電極33aが延在するように形成されている。同様に、PMOSトランジスタ領域31c及び31bとNMOSトランジスタ領域32bのチャネル領域上にゲート絶縁膜を介してゲート電極33bが延在するように形成されている。
【0056】
ゲート電極33aに配線34cが接続されて信号IN1が入力され、ゲート電極33bに配線34dが信号IN2が入力される。
【0057】
PMOSトランジスタ領域31a及び31b、31c及び31dのソース領域上に配線24d及び24eが配置され、共に電源電圧Vdd線34aに接続されており、ドレイン領域はその上部の配線34gによりNMOSトランジスタ領域32aのドレイン領域と、信号OUTを出力する出力端子に接続されている。
【0058】
NMOSトランジスタ領域32bのソース領域上に配線34fが配置され、接地電圧Vss線34bに接続されている。各々の配線とソース又はドレイン領域とは、コンタクトホール35により接続されている。
【0059】
本実施の形態によれば、NMOSトランジスタ領域32a、32bの位置にマスク合わせずれが生じたとしても、NMOSトランジスタ領域32a、32bのゲート幅に変化がなく、またPMOSトランジスタ領域31a及び31b、31c及び31dのゲート幅の合計値にも変化がないので、トランジスタ特性を低下させることなく集積度を向上させることができる。また、PMOSトランジスタ及びNMOSトランジスタと電源電圧Vdd線34a、接地電圧Vss線34bとの接続が容易で、接続用の配線の面積を縮小することができる。
【0060】
(6)第6の実施の形態
本発明の第6の実施の形態について図7を用いて説明する。
【0061】
本実施の形態は、図8に示されたPMOSトランジスタ1201及び1202とNMOSトランジスタ1203及び1204から成る2入力NANDゲートの出力に、PMOSトランジスタ1301及びNMOSトランジスタ1302から成るインバータを接続した複合ゲートの平面レイアウトに関するものである。
【0062】
図中上下方向に並列してゲート電極43a〜43dが配置されている。ゲート電極43aには配線44aが接続され入力信号IN1が入力され、ゲート電極43bには配線44bが接続され入力信号IN2が入力され、ゲート電極43c及び43dは相互に接続されている。
【0063】
ゲート電極43a、43b、43cが存在する部分にN型不純物領域48が形成され、その周囲にP型不純物領域が形成されている。N型不純物領域48において、ゲート電極43a、43b、43cのそれぞれ両側にソース領域、ドレイン領域が配置されたNMOSトランジスタ領域42a、42b、42cが形成されてNMOSトランジスタ1201、1202、1203を構成している。
【0064】
またNMOSトランジスタ領域42a、42bの上下に2分割された状態で、ゲート電極43a、43bを共通にした状態で、PMOSトランジスタ領域41a及び41b、41c及び41dが設けられて、PMOSトランジスタ1203、1204を構成している。さらに、ゲート電極43dをチャネル領域としてPMOSトランジスタ領域41eが形成され、PMOSトランジスタ1301を構成している。
【0065】
PMOSトランジスタ領域41a及び41b、41c及び41d、41eのドレイン領域が配線44dを介して電源電圧Vddを入力される。PMOSトランジスタ領域41a及び41b、41c及び41dのドレイン領域と、NMOSトランジスタ領域42aのドレイン領域とが、配線44hにより共通に接続されている。
【0066】
NMOSトランジスタ領域42cのソース領域が、配線44fを介して接地電圧Vssを入力される。さらに、PMOSトランジスタ領域41eのドレイン領域から信号OUTが出力される。
【0067】
本実施の形態によれば、NMOSトランジスタ領域42a〜42cの位置にマスク合わせずれが生じたとしても、NMOSトランジスタのゲート幅に変化がなく、またPMOSトランジスタ領域41〜41eのゲート幅の合計値にも変化がないので、トランジスタ特性を低下させることなく集積度を向上させることができる。
【0068】
(7)第7の実施の形態
本発明の第7の実施の形態について図9を用いて説明する。
【0069】
本実施の形態は、PMOSトランジスタ及びNMOSトランジスタを2つずつ備えた2入力NANDゲートの平面レイアウトに関するものである。
【0070】
セル領域56の図中上端、下端において左右方向に電源電圧Vdd線54a、接地電圧Vss線54bが配置されている。
【0071】
配線54cを介して信号IN1を入力されるゲート電極53a、53bと、配線54dを介して信号IN2を入力されるゲート電極53c、53dとが櫛形にそれぞれ対向するように配置されている。
【0072】
ゲート電極53b及び53dが存在する部分にN型不純物領域58が形成され、他の領域はP型不純物領域となっている。
【0073】
ゲート電極53aがチャネル領域上に配置されたPMOSトランジスタ領域51a、ゲート電極53cがチャネル領域上に配置されたPMOSトランジスタ領域51bが形成され、さらにゲート電極53bがチャネル領域上に配置されたNMOSトランジスタ領域52a、ゲート電極53dがチャネル領域上に配置されたNMOSトランジスタ領域52bが形成されている。
【0074】
PMOSトランジスタ領域51a及び51bのソース領域が共に配線54bを介して電源電圧Vdd線54aに接続されている。
【0075】
PMOSトランジスタ領域51aのドレイン領域とNMOSトランジスタ領域58aのゲート電極53bとが配線54eにより接続されている。PMOSトランジスタ領域51bのドレイン領域及びNMOSトランジスタ領域52aのドレイン領域が直接接するように配置されており、共に配線54fに接続されて信号OUTを出力する。
【0076】
本実施の形態によれば、N型不純物領域58の位置にマスク合わせずれが生じたとしても、NMOSトランジスタ領域52a、52bのゲート幅に変化がなく、またPMOSトランジスタ領域51a、51bのゲート幅にも変化がないので、トランジスタ特性を低下させることなく集積度を向上させることができる。
【0077】
上述した実施の形態はいずれも一例であって本発明を限定するものではない。上記第2〜第6の実施の形態では、NMOSトランジスタ領域の上下に分割された状態でPMOSトランジスタ領域が配置されているが、これとは導電型を反転させてPMOSトランジスタ領域の上下にNMOSトランジスタ領域を配置してもよい。
【0078】
また、上記第1〜第7の実施の形態では、一導電型トランジスタ領域の上下に逆導電型トランジスタ領域が2分割されているが、さらにその上下に一導電型トランジスタ領域が2分割された状態で配置されていてもよい。上記第1〜第7の実施の形態の変形例のレイアウトを、図10に示す。
【0079】
半導体基板の表面部分に、NMOSトランジスタ領域2a、2b及び2cと、PMOSトランジスタ領域1a及び1bとが配置されている。トランジスタ領域全体の略中央にN型不純物がイオン注入されてN型不純物領域8bが形成されており、所定間隔を空けてさらにその上下にN型不純物領域8a、8cが形成されており、他の領域はP型不純物がイオン注入されてP型不純物領域が形成されている。
【0080】
N型不純物領域8bにおけるNMOSトランジスタ領域2bの図中上下両端に2分割された状態でP型不純物が注入されたPMOSトランジスタ領域1a及び1bが形成されている。さらにその上下両端に2分割された状態で、NMOSトランジスタ領域2a及び2bが形成されている。
【0081】
これらNMOSトランジスタ領域2a、PMOSトランジスタ領域1a、NMOSトランジスタ領域2b、PMOSトランジスタ領域1b、NMOSトランジスタ領域2cとは、それぞれの間に素子分離領域を有することなく、ソース領域同士、ドレイン領域同士が直接接しており、さらに各トランジスタ領域2a、1a、2b、1b、2cのチャネル領域上に図示されないゲート絶縁膜を介してゲート電極3が延在するように設けられている。
【0082】
このように配置することによっても、上記実施の形態と同様の効果を得ることができる。
【0083】
あるいはまた、上記第1〜第7の実施の形態はインバータ回路又は/及びは2入力NANDゲート回路の組み合わせによる複合ゲートに相当するが、その他NORゲート、EORゲート、MUXゲート等さまざまなゲートを組み合わせた複合ゲートに本発明を適用することができる。
【0084】
【発明の効果】
以上説明したように、本発明の半導体集積回路は第1導電型の第1のMOSトランジスタと第2導電型の第2のMOSトランジスタとを含むCMOS論理ゲートを備え、第1のMOSトランジスタ領域の第1、第2の辺にそれぞれ接するように2分割されて第2a、第2bのMOSトランジスタ領域が配置されていることで、第1導電型、第2導電型の間を素子分離で隔てることなく直接接触するように配置することで、各MOSトランジスタの特性に影響を与えることなく集積度を向上させることができる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態による半導体集積回路としてインバータのレイアウトを示した平面図。
【図2】本発明の実施の形態において用いるSOI基板の構成を示した縦断面図。
【図3】本発明の第2の実施の形態による半導体集積回路としてインバータのレイアウトを示した平面図。
【図4】本発明の第3の実施の形態による半導体集積回路としてインバータのレイアウトを示した平面図。
【図5】本発明の第4の実施の形態による半導体集積回路としてインバータのレイアウトを示した平面図。
【図6】本発明の第5の実施の形態による半導体集積回路として2入力NAND回路のレイアウトを示した平面図。
【図7】本発明の第6の実施の形態による半導体集積回路として2入力NAND回路の出力にインバータを接続した回路のレイアウトを示した平面図。
【図8】2入力NAND回路の出力にインバータを接続した回路の構成を示した回路図。
【図9】本発明の第7の実施の形態による半導体集積回路として2入力NAND回路の出力にインバータを接続した回路のレイアウトを示した平面図。
【図10】本発明の上記実施の形態の変形例による半導体集積回路のレイアウトを示した平面図。
【図11】従来のインバータのレイアウトを示した平面図。
【図12】2入力NAND回路の構成を示した回路図。
【図13】従来の2入力NAND回路の構成を示した回路図。
【符号の説明】
Vdd 電源電圧
Vss 接地電圧
IN、IN1、IN2 入力信号
OUT 出力信号
1a、1b、21a〜21b、31a〜31d、41a〜41g、51a〜51c PMOSトランジスタ領域
2、2a〜2c、22、32、42a〜42c、52a〜52b N型不純物領域
3、23、33a、33b、43a〜43d、53a〜53d ゲート電極
4a〜4g、11、13、24a〜24f、34a〜34h、44a〜44g、54a〜54g 配線
5、25、35、45、55 コンタクトホール
8、8a〜8c、28、38、48、58 N型不純物領域
12、26、36、56 セル領域
Claims (10)
- 第1導電型の第1のMOSトランジスタと第2導電型の第2のMOSトランジスタとを含むCMOS論理ゲートを備える半導体集積回路であって、
前記第1のMOSトランジスタが形成された第1のMOSトランジスタ領域と、
前記第2のMOSトランジスタが形成され、前記第1のMOSトランジスタ領域の第1の辺、及びこの第1の辺に対向する第2の辺にそれぞれ接するように2分割されて配置された第2aのMOSトランジスタ領域及び第2bのMOSトランジスタ領域と、
を備えることを特徴とする半導体集積回路。 - 前記第1のMOSトランジスタ領域におけるソース領域の前記第1の辺と前記第2aのMOSトランジスタ領域におけるソース領域の一方の辺とが接しており、
前記第1のMOSトランジスタ領域におけるソース領域の前記第2の辺と前記第2bのMOSトランジスタ領域におけるソース領域の一方の辺とが接しており、
前記第1のMOSトランジスタ領域におけるドレイン領域の前記第1の辺と前記第2aのMOSトランジスタ領域におけるドレイン領域の一方の辺とが接しており、
前記第1のMOSトランジスタ領域におけるドレイン領域の前記第2の辺と前記第2bのMOSトランジスタ領域におけるドレイン領域の一方の辺とが接しており、
前記第2aのMOSトランジスタ領域、前記第1のMOSトランジスタ領域、前記第2bのMOSトランジスタ領域の上部に、ゲート酸化膜を介してゲート電極が延在するように配置されていることを特徴とする請求項1記載の半導体集積回路。 - 前記第2aのMOSトランジスタ領域における前記ソース領域に第1のコンタクトホールを介して接続され、第1の電圧が印加された第1の配線と、
前記第2bのMOSトランジスタ領域における前記ソース領域に第2のコンタクトホールを介して接続され、前記第1の電圧が印加された第2の配線と、
前記第1のMOSトランジスタ領域における前記ソース領域に第3のコンタクトホールを介して接続され、第2の電圧が印加された第3の配線と、
前記第1のMOSトランジスタ領域における前記ドレイン領域、前記第2aのMOSトランジスタ領域における前記ドレイン領域、前記第2bのMOSトランジスタ領域における前記ドレイン領域に第4のコンタクトホールを介して共通に接続された第4の配線と、
をさらに備えることを特徴とする請求項1又は2記載の半導体集積回路。 - セル領域内に、前記第1のMOSトランジスタ領域、前記第2aのMOSトランジスタ領域、前記第2bのMOSトランジスタ領域が配置されており、
前記セル領域の第1の辺に沿って配置された前記第1の電圧を供給する第1の電源線と、前記第1の辺に対向する第2の辺に沿って配置された前記第2の電圧を供給する第2の電源線とをさらに備え、
前記第1の配線及び前記第2の配線が前記第1の電源線に接続され、前記第3の配線が前記第2の電源線に接続されていることを特徴とする請求項3記載の半導体集積回路。 - 前記セル領域内に、前記第1の辺に沿う方向、あるいは前記第1の辺に直交する方向に沿って、前記第2aのMOSトランジスタ領域、前記第1のMOSトランジスタ領域、前記第2bのMOSトランジスタ領域が配置されていることを特徴とする請求項4記載の半導体集積回路。
- セル領域内に、前記第1のMOSトランジスタ領域、前記第2aのMOSトランジスタ領域、前記第2bのMOSトランジスタ領域が配置されており、
前記セル領域の第1の辺に沿って配置された前記第1の電圧を供給する第1aの電源線と、前記第1の辺に対向する第2の辺に沿って配置された前記第1の電圧を供給する第1bの電源線と、
前記第1のMOSトランジスタ領域上に絶縁膜を介して配置された前記第2の電圧を供給する第2の電源線とをさらに備え、
前記第1の配線が前記第1aの電源線に接続され、前記第2の配線が前記第1bの電源線に接続され、前記第3の配線が前記第2の電源線に接続されていることを特徴とする請求項3記載の半導体集積回路。 - 第1導電型の第1のMOSトランジスタと第2導電型の第2のMOSトランジスタとを含むCMOS論理ゲートを備える半導体集積回路であって、
前記第1のMOSトランジスタが形成された第1のMOSトランジスタ領域と、
前記第2のMOSトランジスタが形成され、前記第1のMOSトランジスタ領域の第1の辺に第1の辺が接するように配置された第2aのMOSトランジスタ領域、及び前記第1のMOSトランジスタ領域の前記第1の辺に対向する第2の辺に第1の辺が接するように配置された第2bのMOSトランジスタ領域と、
前記第1のMOSトランジスタが形成され、前記第2aのMOSトランジスタ領域の前記第1の辺に対向する第2の辺に一方の辺が接するように配置された第3aのMOSトランジスタ領域、及び前記第2bのMOSトランジスタ領域の前記第1の辺に対向する第2の辺に一方の辺が接するように配置された第3bのMOSトランジスタ領域と、
を備えることを特徴とする半導体集積回路。 - 第1導電型の第1及び第2のMOSトランジスタと、第2導電型の第3及び第4のMOSトランジスタとを含むNANDゲートを備える半導体集積回路であって、
前記第1のMOSトランジスタが形成された第1のMOSトランジスタ領域と、
前記第3のMOSトランジスタが形成され、前記第1のMOSトランジスタ領域の第1の辺及びこの第1の辺に対向する第2の辺にそれぞれ接するように2分割されて配置された第3aのMOSトランジスタ領域及び第3bのMOSトランジスタ領域と、
前記第2のMOSトランジスタが形成され、前記第1のMOSトランジスタ領域の前記第1の辺及びこの第1の辺に対向する前記第2の辺に直交する第3の辺に接するように配置された第2のMOSトランジスタ領域と、
前記第4のMOSトランジスタが形成され、前記第2のMOSトランジスタ領域の第1の辺及び第2の辺にそれぞれ接するように2分割されて配置された第4aのMOSトランジスタ領域及び第4bのMOSトランジスタ領域とを備え、
前記第1のMOSトランジスタ領域におけるソース領域の前記第1の辺と前記第3aのMOSトランジスタ領域におけるソース領域の一方の辺とが接しており、
前記第1のMOSトランジスタ領域におけるソース領域の前記第2の辺と前記第3bのMOSトランジスタ領域におけるソース領域の一方の辺とが接しており、
前記第1のMOSトランジスタ領域におけるドレイン領域の前記第1の辺と前記第3aのMOSトランジスタ領域におけるドレイン領域の一方の辺とが接しており、
前記第1のMOSトランジスタ領域におけるドレイン領域の前記第2の辺と前記第3bのMOSトランジスタ領域におけるドレイン領域の一方の辺とが接しており、
前記第2のMOSトランジスタ領域におけるソース領域の前記第1の辺と前記第4aのMOSトランジスタ領域におけるソース領域の一方の辺とが接しており、
前記第2のMOSトランジスタ領域におけるソース領域の前記第2の辺と前記第4bのMOSトランジスタ領域におけるソース領域の一方の辺とが接しており、
前記第2のMOSトランジスタ領域におけるドレイン領域の前記第1の辺と前記第4aのMOSトランジスタ領域におけるドレイン領域の一方の辺とが接しており、
前記第2のMOSトランジスタ領域におけるドレイン領域の前記第2の辺と前記第4bのMOSトランジスタ領域におけるドレイン領域の一方の辺とが接しており、
前記第3aのMOSトランジスタ領域、前記第1のMOSトランジスタ領域、前記第3bのMOSトランジスタ領域の上部に、ゲート酸化膜を介して第1のゲート電極が延在するように配置され、
前記第4aのMOSトランジスタ領域、前記第2のMOSトランジスタ領域、前記第4bのMOSトランジスタ領域の上部に、前記ゲート酸化膜を介して第2のゲート電極が延在するように配置されていることを特徴とする半導体集積回路。 - 第1導電型の第1及び第2のMOSトランジスタと、第2導電型の第3及び第4のMOSトランジスタとを含むNANDゲートと、前記第1の導電型の第5のMOSトランジスタと、前記第2の導電型の第6のMOSトランジスタとを含み、前記NANDゲートの出力端子に入力端子が接続されたインバータとを備える半導体集積回路であって、
前記第1のMOSトランジスタが形成された第1のMOSトランジスタ領域と、
前記第3のMOSトランジスタが形成され、前記第1のMOSトランジスタ領域の第1の辺及びこの第1の辺に対向する第2の辺にそれぞれ接するように2分割されて配置された第3aのMOSトランジスタ領域及び第3bのMOSトランジスタ領域と、
前記第2のMOSトランジスタが形成され、前記第1のMOSトランジスタ領域の前記第1の辺及び前記第2の辺に直交する第3の辺に接するように配置された第2のMOSトランジスタ領域と、
前記第4のMOSトランジスタが形成され、前記第2のMOSトランジスタ領域の第1の辺及びこの第1の辺に対向する第2の辺にそれぞれ接するように2分割されて配置された第4aのMOSトランジスタ領域及び第4bのMOSトランジスタ領域と、
前記第5のMOSトランジスタが形成され、前記第2のMOSトランジスタ領域の前記第1の辺及び前記第2の辺に直交する第4の辺に接するように配置された第5のMOSトランジスタ領域と、
前記第6のMOSトランジスタが形成された第6のトランジスタ領域とを備え、
前記第1のMOSトランジスタ領域におけるソース領域の前記第1の辺と前記第3aのMOSトランジスタ領域におけるソース領域の一方の辺とが接しており、
前記第1のMOSトランジスタ領域におけるソース領域の前記第2の辺と前記第3bのMOSトランジスタ領域におけるソース領域の一方の辺とが接しており、
前記第1のMOSトランジスタ領域におけるドレイン領域の前記第1の辺と前記第3aのMOSトランジスタ領域におけるドレイン領域の一方の辺とが接しており、
前記第1のMOSトランジスタ領域におけるドレイン領域の前記第2の辺と前記第3bのMOSトランジスタ領域におけるドレイン領域の一方の辺とが接しており、
前記第2のMOSトランジスタ領域におけるソース領域の前記第1の辺と前記第4aのMOSトランジスタ領域におけるソース領域の一方の辺とが接しており、
前記第2のMOSトランジスタ領域におけるソース領域の前記第2の辺と前記第4bのMOSトランジスタ領域におけるソース領域の一方の辺とが接しており、
前記第2のMOSトランジスタ領域におけるドレイン領域の前記第1の辺と前記第4aのMOSトランジスタ領域におけるドレイン領域の一方の辺とが接しており、
前記第2のMOSトランジスタ領域におけるドレイン領域の前記第2の辺と前記第4bのMOSトランジスタ領域におけるドレイン領域の一方の辺とが接しており、
前記第2のMOSトランジスタ領域におけるソース領域の前記第1の辺及び前記第2の辺に直交する第3の辺と前記第5のMOSトランジスタ領域におけるソース領域の1方の辺とが接しており、
前記第3aのMOSトランジスタ領域、前記第1のMOSトランジスタ領域、前記第3bのMOSトランジスタ領域の上部に、ゲート酸化膜を介して第1のゲート電極が延在するように配置され、
前記第4aのMOSトランジスタ領域、前記第2のMOSトランジスタ領域、前記第4bのMOSトランジスタ領域の上部に、前記ゲート酸化膜を介して第2のゲート電極が延在するように配置され、
前記第5のMOSトランジスタ領域の上部に前記ゲート絶縁膜を介して第3のゲート電極が配置され、前記第6のMOSトランジスタ領域の上部に前記ゲート絶縁膜を介して第4のゲート電極が配置され、前記第3のゲート電極と前記第4のゲート電極とが電気的に接続されていることを特徴とする半導体集積回路。 - 第1導電型の第1及び第2のMOSトランジスタと、第2導電型の第3及び第4のMOSトランジスタとを含むNANDゲートを備える半導体集積回路であって、
前記第1のMOSトランジスタが形成された第1のMOSトランジスタ領域と、
前記第2のMOSトランジスタが形成され、ソース領域が、前記第1のMOSトランジスタ領域のソース領域に接するように配置された第2のMOSトランジスタ領域と、
前記第3のMOSトランジスタが形成され、ドレイン領域が、前記第2のMOSトランジスタ領域のドレイン領域に接するように配置された第3のMOSトランジスタ領域と、
前記第4のMOSトランジスタが形成され、ドレイン領域が、前記第3のMOSトランジスタ領域のソース領域に接するように配置された第4のMOSトランジスタ領域とを備え、
前記第1のMOSトランジスタ領域の上部に、ゲート酸化膜を介して第1のゲート電極が配置され、
前記第2のMOSトランジスタ領域の上部に、前記ゲート酸化膜を介して第2のゲート電極が配置され、
前記第3のMOSトランジスタ領域の上部に、前記ゲート酸化膜を介して、前記第1のゲート電極と電気的に接続された第3のゲート電極が配置され、
前記第4のMOSトランジスタ領域の上部に、前記ゲート酸化膜を介して、前記第2のゲート電極と電気的に接続された第4のゲート電極が配置されていることを特徴とする半導体集積回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003105301A JP2004311824A (ja) | 2003-04-09 | 2003-04-09 | 半導体集積回路 |
US10/452,284 US6979870B2 (en) | 2003-04-09 | 2003-06-03 | Semiconductor integrated circuit including CMOS logic gate |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003105301A JP2004311824A (ja) | 2003-04-09 | 2003-04-09 | 半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2004311824A true JP2004311824A (ja) | 2004-11-04 |
Family
ID=33127859
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003105301A Pending JP2004311824A (ja) | 2003-04-09 | 2003-04-09 | 半導体集積回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6979870B2 (ja) |
JP (1) | JP2004311824A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100827696B1 (ko) | 2006-12-08 | 2008-05-07 | 삼성전자주식회사 | 액티브 영역의 변화 없이 사이즈 조절이 가능한 트랜지스터레이아웃 구조 및 트랜지스터 사이즈 조절 방법 |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4098746B2 (ja) * | 2004-04-16 | 2008-06-11 | 株式会社東芝 | 半導体装置 |
DE102006053084A1 (de) * | 2006-11-10 | 2008-05-21 | Austriamicrosystems Ag | Transistoranordnung und Verfahren zu deren Entwurf |
US9786663B2 (en) * | 2013-08-23 | 2017-10-10 | Qualcomm Incorporated | Layout construction for addressing electromigration |
US9972624B2 (en) | 2013-08-23 | 2018-05-15 | Qualcomm Incorporated | Layout construction for addressing electromigration |
WO2015094239A1 (en) * | 2013-12-18 | 2015-06-25 | Intel Corporation | Heterogeneous layer device |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2927463B2 (ja) * | 1989-09-28 | 1999-07-28 | 株式会社日立製作所 | 半導体記憶装置 |
EP0466463A1 (en) * | 1990-07-10 | 1992-01-15 | Kawasaki Steel Corporation | Basic cell and arrangement structure thereof |
JPH10275914A (ja) | 1997-03-31 | 1998-10-13 | Nec Corp | 半導体装置 |
-
2003
- 2003-04-09 JP JP2003105301A patent/JP2004311824A/ja active Pending
- 2003-06-03 US US10/452,284 patent/US6979870B2/en not_active Expired - Fee Related
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100827696B1 (ko) | 2006-12-08 | 2008-05-07 | 삼성전자주식회사 | 액티브 영역의 변화 없이 사이즈 조절이 가능한 트랜지스터레이아웃 구조 및 트랜지스터 사이즈 조절 방법 |
US7900176B2 (en) | 2006-12-08 | 2011-03-01 | Samsung Electronics Co., Ltd. | Transistor layout structures for controlling sizes of transistors without changing active regions, and methods of controlling the same |
Also Published As
Publication number | Publication date |
---|---|
US6979870B2 (en) | 2005-12-27 |
US20040203196A1 (en) | 2004-10-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5086797B2 (ja) | 半導体装置 | |
CN113314501B (zh) | 用于栅极绑定关断的新颖标准单元架构 | |
US7777294B2 (en) | Semiconductor device including a high-breakdown voltage MOS transistor | |
KR20050082169A (ko) | 반도체 장치 및 그 제조 방법 | |
US20080001233A1 (en) | Semiconductor device with circuits formed with essentially uniform pattern density | |
KR19990066747A (ko) | 반도체 장치 | |
JP2008211215A (ja) | マルチフィンガートランジスタ | |
KR20090012126A (ko) | 반도체 장치 | |
KR102582771B1 (ko) | 멀티 게이트 vfet에 기초한 셀 아키텍쳐 | |
KR20180020122A (ko) | 반도체 장치 | |
JP2004071903A (ja) | 半導体装置 | |
KR100650867B1 (ko) | 협채널 금속 산화물 반도체 트랜지스터 | |
JPH1092950A (ja) | 半導体装置及びその製造方法 | |
US7282770B2 (en) | Semiconductor device and fabrication process thereof | |
JP2004311824A (ja) | 半導体集積回路 | |
JPH10107280A (ja) | 半導体集積回路装置およびその製造方法 | |
EP1139427A2 (en) | Semiconductor integrated circuit making use of standard cells | |
US8471336B2 (en) | Semiconductor integrated circuit including transistor having diffusion layer formed at outside of element isolation region for preventing soft error | |
JP5477291B2 (ja) | 半導体装置 | |
JPH11266019A (ja) | 相補型トランジスタ | |
KR940009358B1 (ko) | 반도체장치 | |
JPH08102501A (ja) | 半導体装置 | |
JPH0837299A (ja) | 半導体集積回路の保護回路 | |
US20050040437A1 (en) | Cascaded transistors in one well | |
JPH09191054A (ja) | Cmosトランジスタ |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051101 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070109 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070306 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070529 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070717 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080215 |