JPH01270271A - Mos型電界効果トランジスタの製造方法 - Google Patents
Mos型電界効果トランジスタの製造方法Info
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- JPH01270271A JPH01270271A JP9920888A JP9920888A JPH01270271A JP H01270271 A JPH01270271 A JP H01270271A JP 9920888 A JP9920888 A JP 9920888A JP 9920888 A JP9920888 A JP 9920888A JP H01270271 A JPH01270271 A JP H01270271A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、化合物半導体のMOS型電界効果トランジス
タの製造方法に関するものである。
タの製造方法に関するものである。
本発明は、化合物半導体のMOS型電界効果トランジス
タを作製する際に、化合物半導体チャネル領域上にML
Eなどの気相成長法によりSi単結晶薄膜を成長した後
、高温酸化法により温度は殆んど変えず導入ガスのみを
変えることによりゲート酸化膜を形成したものである。
タを作製する際に、化合物半導体チャネル領域上にML
Eなどの気相成長法によりSi単結晶薄膜を成長した後
、高温酸化法により温度は殆んど変えず導入ガスのみを
変えることによりゲート酸化膜を形成したものである。
従来、化合物半導体のMOS型電界効果トランジスタは
、化合物半導体チャネル領域上に界面準位の少ない酸化
膜を形成できなかったので実現し得なかった。よって化
合物半導体の電界効果トランジスタは、ショットキ・バ
リアを利用したMg3型やヘテロ接合型などが利用され
ている。
、化合物半導体チャネル領域上に界面準位の少ない酸化
膜を形成できなかったので実現し得なかった。よって化
合物半導体の電界効果トランジスタは、ショットキ・バ
リアを利用したMg3型やヘテロ接合型などが利用され
ている。
上記のようなMg3型はショットキ・バリアを利用して
いる為、電源電圧がMOS型のように高くなく高集積化
に不適であった。またへテロ接合型はプロセスが複雑で
あるという欠点があった。
いる為、電源電圧がMOS型のように高くなく高集積化
に不適であった。またへテロ接合型はプロセスが複雑で
あるという欠点があった。
前記課題を解決するために、本発明では化合物半導体チ
ャネル領域とゲート酸化膜の間に、Si単結晶膜を入れ
てMO型を実現した。
ャネル領域とゲート酸化膜の間に、Si単結晶膜を入れ
てMO型を実現した。
本発明のようにして形成されたMOS型電界効果トラン
ジスタは、化合物半導体チャネル領域とゲート酸化膜と
の間に界面準位が少なくすることができる。
ジスタは、化合物半導体チャネル領域とゲート酸化膜と
の間に界面準位が少なくすることができる。
実施例1
第1図(al〜telにより、本発明のMOS型電界効
果トランジスタの製造工程例を説明する。化合物半導体
には、GaAs、 InP、 InAsなどがあるが、
ここではGaAsについて説明する。第1図fatは、
半絶縁性基板Iに、CV D SiOz膜2等をマス
クにP型チャネル領域3を選択的に形成した断面である
。
果トランジスタの製造工程例を説明する。化合物半導体
には、GaAs、 InP、 InAsなどがあるが、
ここではGaAsについて説明する。第1図fatは、
半絶縁性基板Iに、CV D SiOz膜2等をマス
クにP型チャネル領域3を選択的に形成した断面である
。
第1図(blは、CV D−5jO2膜4等をマスクに
n型ソース・ドレイン領域5,6を設けたものである。
n型ソース・ドレイン領域5,6を設けたものである。
第1図(C1はチャネル領域のマスク用CVD膜を除去
した後Si−H−C1系ガスとH2を交互に導入し隼分
子層成長させる分子層エピタキ−(Molecular
Iayen Epitaxy)を用いSi単結晶薄膜7
を選択的に設けた状態を示している。ここではstu、
cj!、とH2を用い成長温度は750〜850℃であ
る。また選択成長はSi−H−CR系の常圧・減圧CV
Dも利用できる。第1図(diは、SiH!c1zはそ
のままにし、11□の代わりにN、Oガスを導入する減
圧下の高温酸化法でゲート酸化膜8を形成した形態を示
している。
した後Si−H−C1系ガスとH2を交互に導入し隼分
子層成長させる分子層エピタキ−(Molecular
Iayen Epitaxy)を用いSi単結晶薄膜7
を選択的に設けた状態を示している。ここではstu、
cj!、とH2を用い成長温度は750〜850℃であ
る。また選択成長はSi−H−CR系の常圧・減圧CV
Dも利用できる。第1図(diは、SiH!c1zはそ
のままにし、11□の代わりにN、Oガスを導入する減
圧下の高温酸化法でゲート酸化膜8を形成した形態を示
している。
堆積温度はSi単結晶膜の選択成長時とほぼ同じ範囲で
行われる。第11mtelはコンタクト開孔後、金属膜
によりゲート電極9.ソース・ドレイン10゜11を形
成し完成した断面図である。
行われる。第11mtelはコンタクト開孔後、金属膜
によりゲート電極9.ソース・ドレイン10゜11を形
成し完成した断面図である。
実施例2
第2図481〜(dlにより、本発明の他の製造工程を
説明する。第2図(alはSi単結晶基板12を、選択
SiO□膜13によって素子分離し、P型GaAs単結
晶層14、 Si単結晶薄膜7をMLEやMOCVD等
で成長した後、選択Si02膜上の多結晶として堆積し
たGaAs、 Siを除去した状態を示している。第2
図(blは、ゲート酸化膜8を実施例1と同様にSiH
zC1z−NO□系ガスで形成した状態を示している。
説明する。第2図(alはSi単結晶基板12を、選択
SiO□膜13によって素子分離し、P型GaAs単結
晶層14、 Si単結晶薄膜7をMLEやMOCVD等
で成長した後、選択Si02膜上の多結晶として堆積し
たGaAs、 Siを除去した状態を示している。第2
図(blは、ゲート酸化膜8を実施例1と同様にSiH
zC1z−NO□系ガスで形成した状態を示している。
第2図(C1はゲート電極9を多結晶Siや金属やシリ
サイドで形成した後、イオン注入でn型ソース・ドレイ
ン領域10.11を設けた状態である。第2図(diは
、フィールド絶縁膜15を形成した後、コンタクト開孔
を行い、ソース・ドレイン電極10.11を形成し完成
した状態を示している。
サイドで形成した後、イオン注入でn型ソース・ドレイ
ン領域10.11を設けた状態である。第2図(diは
、フィールド絶縁膜15を形成した後、コンタクト開孔
を行い、ソース・ドレイン電極10.11を形成し完成
した状態を示している。
以上のように本発明によれば、化合物半導体をチャネル
領域とした高速素子がSiプロセス技術の応用でできる
。またMOS型であるので十分な電#電圧を確保でき高
速・高集積ICに応用できる。
領域とした高速素子がSiプロセス技術の応用でできる
。またMOS型であるので十分な電#電圧を確保でき高
速・高集積ICに応用できる。
ここではnチャネルのエソハンスメント型について説明
してきたが、勿論Pチャネルにも、デプレッション型に
も適用できるのでCM OSも可能である。
してきたが、勿論Pチャネルにも、デプレッション型に
も適用できるのでCM OSも可能である。
第1図(al〜(141は本発明の製造方法の工程順断
面図、第2図(a)〜(diは本発明の他の製造方法の
工程順断面図である。 1・・・半絶縁性GaAs基板 2.4・・・CV D −SiO□膜 3・・・P型チャネル領域 5・・・ソース領域 6・・・ドレイン領域 7・・・Si単結晶薄膜 8・・・ゲート酸化膜 14・・・P型GaAs単結晶層 以上 出願人 セイコー電子工業株式会社 (α) (b) (C) (d) (e) 第 172カヒイテjの)グ造ニオ呈子1頁ば1α訂図
第1図 (α) (b) (C) (d) 第2実施イ列の製造工程順1“面図 第2図
面図、第2図(a)〜(diは本発明の他の製造方法の
工程順断面図である。 1・・・半絶縁性GaAs基板 2.4・・・CV D −SiO□膜 3・・・P型チャネル領域 5・・・ソース領域 6・・・ドレイン領域 7・・・Si単結晶薄膜 8・・・ゲート酸化膜 14・・・P型GaAs単結晶層 以上 出願人 セイコー電子工業株式会社 (α) (b) (C) (d) (e) 第 172カヒイテjの)グ造ニオ呈子1頁ば1α訂図
第1図 (α) (b) (C) (d) 第2実施イ列の製造工程順1“面図 第2図
Claims (2)
- (1)一導電型チャネル領域と該領域を挟んで互いに離
間する同一導電型もしくは逆導電型ソースおよびドレイ
ン領域と、チャネル領域上に設けられたゲート酸化膜と
その上に設けられたゲート電極とより成る絶縁ゲート型
電界効果トランジスタにおいて、化合物半導体チャネル
領域上にSi単結晶薄膜をSi−H−cl系ガスで選択
成長する第1工程と、前記Si単結晶薄膜上に高温酸化
法によりゲート絶縁膜を形成する第2工程とを含むこと
を特徴とするMOS型電界効果トランジスタの製造方法
。 - (2)前記チャネル領域が、化合物半導体単結晶基板も
しくはSi単結晶基板上に設けられた化合物半導体単結
晶膜に設けられたことを特徴とする特許請求の範囲第1
項記載のMOS型電界効果トランジスタの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9920888A JPH01270271A (ja) | 1988-04-21 | 1988-04-21 | Mos型電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9920888A JPH01270271A (ja) | 1988-04-21 | 1988-04-21 | Mos型電界効果トランジスタの製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01270271A true JPH01270271A (ja) | 1989-10-27 |
Family
ID=14241234
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9920888A Pending JPH01270271A (ja) | 1988-04-21 | 1988-04-21 | Mos型電界効果トランジスタの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01270271A (ja) |
-
1988
- 1988-04-21 JP JP9920888A patent/JPH01270271A/ja active Pending
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