JPH01270271A - Ｍｏｓ型電界効果トランジスタの製造方法 - Google Patents
Ｍｏｓ型電界効果トランジスタの製造方法Info
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- JPH01270271A JPH01270271A JP9920888A JP9920888A JPH01270271A JP H01270271 A JPH01270271 A JP H01270271A JP 9920888 A JP9920888 A JP 9920888A JP 9920888 A JP9920888 A JP 9920888A JP H01270271 A JPH01270271 A JP H01270271A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、化合物半導体のＭＯＳ型電界効果トランジス
タの製造方法に関するものである。
タの製造方法に関するものである。
本発明は、化合物半導体のＭＯＳ型電界効果トランジス
タを作製する際に、化合物半導体チャネル領域上にＭＬ
Ｅなどの気相成長法によりＳｉ単結晶薄膜を成長した後
、高温酸化法により温度は殆んど変えず導入ガスのみを
変えることによりゲート酸化膜を形成したものである。
タを作製する際に、化合物半導体チャネル領域上にＭＬ
Ｅなどの気相成長法によりＳｉ単結晶薄膜を成長した後
、高温酸化法により温度は殆んど変えず導入ガスのみを
変えることによりゲート酸化膜を形成したものである。
従来、化合物半導体のＭＯＳ型電界効果トランジスタは
、化合物半導体チャネル領域上に界面準位の少ない酸化
膜を形成できなかったので実現し得なかった。よって化
合物半導体の電界効果トランジスタは、ショットキ・バ
リアを利用したＭｇ３型やヘテロ接合型などが利用され
ている。
、化合物半導体チャネル領域上に界面準位の少ない酸化
膜を形成できなかったので実現し得なかった。よって化
合物半導体の電界効果トランジスタは、ショットキ・バ
リアを利用したＭｇ３型やヘテロ接合型などが利用され
ている。
上記のようなＭｇ３型はショットキ・バリアを利用して
いる為、電源電圧がＭＯＳ型のように高くなく高集積化
に不適であった。またへテロ接合型はプロセスが複雑で
あるという欠点があった。
いる為、電源電圧がＭＯＳ型のように高くなく高集積化
に不適であった。またへテロ接合型はプロセスが複雑で
あるという欠点があった。
前記課題を解決するために、本発明では化合物半導体チ
ャネル領域とゲート酸化膜の間に、Ｓｉ単結晶膜を入れ
てＭＯ型を実現した。
ャネル領域とゲート酸化膜の間に、Ｓｉ単結晶膜を入れ
てＭＯ型を実現した。
本発明のようにして形成されたＭＯＳ型電界効果トラン
ジスタは、化合物半導体チャネル領域とゲート酸化膜と
の間に界面準位が少なくすることができる。
ジスタは、化合物半導体チャネル領域とゲート酸化膜と
の間に界面準位が少なくすることができる。
実施例１
第１図（ａｌ〜ｔｅｌにより、本発明のＭＯＳ型電界効
果トランジスタの製造工程例を説明する。化合物半導体
には、ＧａＡｓ、 ＩｎＰ、 ＩｎＡｓなどがあるが、
ここではＧａＡｓについて説明する。第１図ｆａｔは、
半絶縁性基板Ｉに、ＣＶ Ｄ ＳｉＯｚ膜２等をマス
クにＰ型チャネル領域３を選択的に形成した断面である
。
果トランジスタの製造工程例を説明する。化合物半導体
には、ＧａＡｓ、 ＩｎＰ、 ＩｎＡｓなどがあるが、
ここではＧａＡｓについて説明する。第１図ｆａｔは、
半絶縁性基板Ｉに、ＣＶ Ｄ ＳｉＯｚ膜２等をマス
クにＰ型チャネル領域３を選択的に形成した断面である
。
第１図（ｂｌは、ＣＶ Ｄ−５ｊＯ２膜４等をマスクに
ｎ型ソース・ドレイン領域５，６を設けたものである。
ｎ型ソース・ドレイン領域５，６を設けたものである。
第１図（Ｃ１はチャネル領域のマスク用ＣＶＤ膜を除去
した後Ｓｉ−Ｈ−Ｃ１系ガスとＨ２を交互に導入し隼分
子層成長させる分子層エピタキ−（Ｍｏｌｅｃｕｌａｒ
Ｉａｙｅｎ Ｅｐｉｔａｘｙ）を用いＳｉ単結晶薄膜７
を選択的に設けた状態を示している。ここではｓｔｕ、
ｃｊ！、とＨ２を用い成長温度は７５０〜８５０℃であ
る。また選択成長はＳｉ−Ｈ−ＣＲ系の常圧・減圧ＣＶ
Ｄも利用できる。第１図（ｄｉは、ＳｉＨ！ｃ１ｚはそ
のままにし、１１□の代わりにＮ、Ｏガスを導入する減
圧下の高温酸化法でゲート酸化膜８を形成した形態を示
している。
した後Ｓｉ−Ｈ−Ｃ１系ガスとＨ２を交互に導入し隼分
子層成長させる分子層エピタキ−（Ｍｏｌｅｃｕｌａｒ
Ｉａｙｅｎ Ｅｐｉｔａｘｙ）を用いＳｉ単結晶薄膜７
を選択的に設けた状態を示している。ここではｓｔｕ、
ｃｊ！、とＨ２を用い成長温度は７５０〜８５０℃であ
る。また選択成長はＳｉ−Ｈ−ＣＲ系の常圧・減圧ＣＶ
Ｄも利用できる。第１図（ｄｉは、ＳｉＨ！ｃ１ｚはそ
のままにし、１１□の代わりにＮ、Ｏガスを導入する減
圧下の高温酸化法でゲート酸化膜８を形成した形態を示
している。
堆積温度はＳｉ単結晶膜の選択成長時とほぼ同じ範囲で
行われる。第１１ｍｔｅｌはコンタクト開孔後、金属膜
によりゲート電極９．ソース・ドレイン１０゜１１を形
成し完成した断面図である。
行われる。第１１ｍｔｅｌはコンタクト開孔後、金属膜
によりゲート電極９．ソース・ドレイン１０゜１１を形
成し完成した断面図である。
実施例２
第２図４８１〜（ｄｌにより、本発明の他の製造工程を
説明する。第２図（ａｌはＳｉ単結晶基板１２を、選択
ＳｉＯ□膜１３によって素子分離し、Ｐ型ＧａＡｓ単結
晶層１４、 Ｓｉ単結晶薄膜７をＭＬＥやＭＯＣＶＤ等
で成長した後、選択Ｓｉ０２膜上の多結晶として堆積し
たＧａＡｓ、 Ｓｉを除去した状態を示している。第２
図（ｂｌは、ゲート酸化膜８を実施例１と同様にＳｉＨ
ｚＣ１ｚ−ＮＯ□系ガスで形成した状態を示している。
説明する。第２図（ａｌはＳｉ単結晶基板１２を、選択
ＳｉＯ□膜１３によって素子分離し、Ｐ型ＧａＡｓ単結
晶層１４、 Ｓｉ単結晶薄膜７をＭＬＥやＭＯＣＶＤ等
で成長した後、選択Ｓｉ０２膜上の多結晶として堆積し
たＧａＡｓ、 Ｓｉを除去した状態を示している。第２
図（ｂｌは、ゲート酸化膜８を実施例１と同様にＳｉＨ
ｚＣ１ｚ−ＮＯ□系ガスで形成した状態を示している。
第２図（Ｃ１はゲート電極９を多結晶Ｓｉや金属やシリ
サイドで形成した後、イオン注入でｎ型ソース・ドレイ
ン領域１０．１１を設けた状態である。第２図（ｄｉは
、フィールド絶縁膜１５を形成した後、コンタクト開孔
を行い、ソース・ドレイン電極１０．１１を形成し完成
した状態を示している。
サイドで形成した後、イオン注入でｎ型ソース・ドレイ
ン領域１０．１１を設けた状態である。第２図（ｄｉは
、フィールド絶縁膜１５を形成した後、コンタクト開孔
を行い、ソース・ドレイン電極１０．１１を形成し完成
した状態を示している。
以上のように本発明によれば、化合物半導体をチャネル
領域とした高速素子がＳｉプロセス技術の応用でできる
。またＭＯＳ型であるので十分な電＃電圧を確保でき高
速・高集積ＩＣに応用できる。
領域とした高速素子がＳｉプロセス技術の応用でできる
。またＭＯＳ型であるので十分な電＃電圧を確保でき高
速・高集積ＩＣに応用できる。
ここではｎチャネルのエソハンスメント型について説明
してきたが、勿論Ｐチャネルにも、デプレッション型に
も適用できるのでＣＭ ＯＳも可能である。
してきたが、勿論Ｐチャネルにも、デプレッション型に
も適用できるのでＣＭ ＯＳも可能である。
第１図（ａｌ〜（１４１は本発明の製造方法の工程順断
面図、第２図（ａ）〜（ｄｉは本発明の他の製造方法の
工程順断面図である。 １・・・半絶縁性ＧａＡｓ基板 ２．４・・・ＣＶ Ｄ −ＳｉＯ□膜 ３・・・Ｐ型チャネル領域 ５・・・ソース領域 ６・・・ドレイン領域 ７・・・Ｓｉ単結晶薄膜 ８・・・ゲート酸化膜 １４・・・Ｐ型ＧａＡｓ単結晶層 以上 出願人 セイコー電子工業株式会社 （α） （ｂ） （Ｃ） （ｄ） （ｅ） 第 １７２カヒイテｊの）グ造ニオ呈子１頁ば１α訂図
第１図 （α） （ｂ） （Ｃ） （ｄ） 第２実施イ列の製造工程順１“面図 第２図
面図、第２図（ａ）〜（ｄｉは本発明の他の製造方法の
工程順断面図である。 １・・・半絶縁性ＧａＡｓ基板 ２．４・・・ＣＶ Ｄ −ＳｉＯ□膜 ３・・・Ｐ型チャネル領域 ５・・・ソース領域 ６・・・ドレイン領域 ７・・・Ｓｉ単結晶薄膜 ８・・・ゲート酸化膜 １４・・・Ｐ型ＧａＡｓ単結晶層 以上 出願人 セイコー電子工業株式会社 （α） （ｂ） （Ｃ） （ｄ） （ｅ） 第 １７２カヒイテｊの）グ造ニオ呈子１頁ば１α訂図
第１図 （α） （ｂ） （Ｃ） （ｄ） 第２実施イ列の製造工程順１“面図 第２図
Claims (2)
- （１）一導電型チャネル領域と該領域を挟んで互いに離
間する同一導電型もしくは逆導電型ソースおよびドレイ
ン領域と、チャネル領域上に設けられたゲート酸化膜と
その上に設けられたゲート電極とより成る絶縁ゲート型
電界効果トランジスタにおいて、化合物半導体チャネル
領域上にＳｉ単結晶薄膜をＳｉ−Ｈ−ｃｌ系ガスで選択
成長する第１工程と、前記Ｓｉ単結晶薄膜上に高温酸化
法によりゲート絶縁膜を形成する第２工程とを含むこと
を特徴とするＭＯＳ型電界効果トランジスタの製造方法
。 - （２）前記チャネル領域が、化合物半導体単結晶基板も
しくはＳｉ単結晶基板上に設けられた化合物半導体単結
晶膜に設けられたことを特徴とする特許請求の範囲第１
項記載のＭＯＳ型電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9920888A JPH01270271A (ja) | 1988-04-21 | 1988-04-21 | Ｍｏｓ型電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9920888A JPH01270271A (ja) | 1988-04-21 | 1988-04-21 | Ｍｏｓ型電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01270271A true JPH01270271A (ja) | 1989-10-27 |
Family
ID=14241234
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9920888A Pending JPH01270271A (ja) | 1988-04-21 | 1988-04-21 | Ｍｏｓ型電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01270271A (ja) |
-
1988
- 1988-04-21 JP JP9920888A patent/JPH01270271A/ja active Pending
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