JPS63173362A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63173362A JPS63173362A JP62006676A JP667687A JPS63173362A JP S63173362 A JPS63173362 A JP S63173362A JP 62006676 A JP62006676 A JP 62006676A JP 667687 A JP667687 A JP 667687A JP S63173362 A JPS63173362 A JP S63173362A
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- layer
- epitaxial layer
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- buried
- selective epitaxial
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Links
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- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 238000009792 diffusion process Methods 0.000 claims abstract description 37
- 239000000758 substrate Substances 0.000 claims abstract description 10
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- 230000000694 effects Effects 0.000 abstract description 4
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 abstract description 2
- 229910003910 SiCl4 Inorganic materials 0.000 abstract 1
- 229910003818 SiH2Cl2 Inorganic materials 0.000 abstract 1
- FDNAPBUWERUEDA-UHFFFAOYSA-N silicon tetrachloride Chemical compound Cl[Si](Cl)(Cl)Cl FDNAPBUWERUEDA-UHFFFAOYSA-N 0.000 abstract 1
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- 238000001459 lithography Methods 0.000 description 1
Landscapes
- Bipolar Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に埋込拡散層
とエピタキシャル成長層を有する半導体装置の製造方法
に関する。
とエピタキシャル成長層を有する半導体装置の製造方法
に関する。
従来この種の半導体装置は半導体基板に埋込拡散層を形
成した後、選択拡散を行うため設けた酸化膜等を除去し
た後、半導体基板全面に所望のエピタキシャル層を成長
させていた。
成した後、選択拡散を行うため設けた酸化膜等を除去し
た後、半導体基板全面に所望のエピタキシャル層を成長
させていた。
しかし、上述した従来の成長方法では、埋込拡散層に蒸
気圧の高いＢ−？ＡＳ等の高濃度の不純物を拡散させた
場合状のエピタキシャル成長の際不純物が拡散領域から
飛び出し、エピタキシャル層の比抵抗を制御するのが、
困難となる欠点がある。
気圧の高いＢ−？ＡＳ等の高濃度の不純物を拡散させた
場合状のエピタキシャル成長の際不純物が拡散領域から
飛び出し、エピタキシャル層の比抵抗を制御するのが、
困難となる欠点がある。
特に、上記の欠点を明瞭化する従来例として第４図に示
すＢｉｐ−ＴｒとＩ２Ｌとを有する集積回路をあげる。
すＢｉｐ−ＴｒとＩ２Ｌとを有する集積回路をあげる。
Ｉ”Ｌはエピタキシャル層が厚いと逆βが小さくなシ高
速性が損なわれＢｉｐ−Ｔｒは、エピタキシャル層が薄
いと、ＢＶＣＢＯ等、耐圧が低くなる相反する特性を有
している。高耐圧のＢｉｐ−Ｔｒと高速性を必要とされ
るＩ２Ｌが共存させるため第４図に示す通？）、 Ｂｉ
ｐ−Ｔｒコレクター用のＮ＋埋込層１１を形成した後第
１エピタキシャル層１９を堆積させ、この上にＩ２Ｌエ
ミッタ用のＮ＋埋込層１４を形成後さらに第２のエピタ
キシャル層２０を成長させ二つのデバイスにおけるエビ
タキシャル層厚を違えるという方法がある。Ｉ２ＬとＢ
ｉｐ−ＴｒとはＰ＋拡散を行なって素子分離用Ｐ＋拡散
層１８を形成して分離する。この場合、第２のエピタキ
シャル成長の際■２Ｌエミッタ埋込層１４のＮ＋拡散領
域よｆｉＮ＋不純物が飛び出すと、 Ｂｉｐ−Ｔｒの第
１．第２エピタキシャル層界面に低比抵抗領域を形成し
、Ｂｉｐ−Ｔｒの耐圧が予想した通シには上がらない。
速性が損なわれＢｉｐ−Ｔｒは、エピタキシャル層が薄
いと、ＢＶＣＢＯ等、耐圧が低くなる相反する特性を有
している。高耐圧のＢｉｐ−Ｔｒと高速性を必要とされ
るＩ２Ｌが共存させるため第４図に示す通？）、 Ｂｉ
ｐ−Ｔｒコレクター用のＮ＋埋込層１１を形成した後第
１エピタキシャル層１９を堆積させ、この上にＩ２Ｌエ
ミッタ用のＮ＋埋込層１４を形成後さらに第２のエピタ
キシャル層２０を成長させ二つのデバイスにおけるエビ
タキシャル層厚を違えるという方法がある。Ｉ２ＬとＢ
ｉｐ−ＴｒとはＰ＋拡散を行なって素子分離用Ｐ＋拡散
層１８を形成して分離する。この場合、第２のエピタキ
シャル成長の際■２Ｌエミッタ埋込層１４のＮ＋拡散領
域よｆｉＮ＋不純物が飛び出すと、 Ｂｉｐ−Ｔｒの第
１．第２エピタキシャル層界面に低比抵抗領域を形成し
、Ｂｉｐ−Ｔｒの耐圧が予想した通シには上がらない。
そのため従来このオート・ドープの影響を防止するため
低温のＳｉＨ４によるエピタキシャル成長や、減圧雰囲
気にて８ｉＨ２Ｃ１２やＳ ｉ Ｃ１４等による減圧エ
ピタキシャル成長が行なわれていたが、完全に防止する
にはいたっていない。
低温のＳｉＨ４によるエピタキシャル成長や、減圧雰囲
気にて８ｉＨ２Ｃ１２やＳ ｉ Ｃ１４等による減圧エ
ピタキシャル成長が行なわれていたが、完全に防止する
にはいたっていない。
本発明の目的は、従来技術のかかる欠点を改善し、生産
性良く、かつ高性能な半導体装置が得られる半導体装置
の製造方法を提供することにある。
性良く、かつ高性能な半導体装置が得られる半導体装置
の製造方法を提供することにある。
本発明の半導体装置の製造方法は、埋込拡散層とエピタ
キシャル成長層を有する半導体装置の製造方法において
、埋込み拡散領域上に選択エピタキシャル層を成長させ
た後、半導体基板全面に所望のエピタキシャル層を成長
することによ多構成される。
キシャル成長層を有する半導体装置の製造方法において
、埋込み拡散領域上に選択エピタキシャル層を成長させ
た後、半導体基板全面に所望のエピタキシャル層を成長
することによ多構成される。
次に、本発明の実施例について図面を参照して説明する
。第１図（ａｊ〜（ｄ）は、本発明の一実施例を説明す
るために工程順に示した素子の断面図である。
。第１図（ａｊ〜（ｄ）は、本発明の一実施例を説明す
るために工程順に示した素子の断面図である。
まず、第１図（ａ）に示すように、半導体基板１に熱酸
化膜２を形成し、通常のフォ）ＩＪソグラフィ技術によ
シ、埋込拡散領域を決定し、通常のイオン注入法や熱拡
散法によシ埋込拡散層３を形成するＯ 次に、第１図（ｂ）に示すように、減圧（約６０Ｔｏｒ
）下において８ｉＨｚＣ１２をソースとしＨ（Ｊを流し
ながら、成長温度９５０°Ｃにてノンドープ層を成長速
度０．１２μｆｒＬ／分にて４分間約０５μｍ埋込拡散
領域のみに選択エピタキシャル成長層４を選択成長させ
る。第２図は、選択エピタキシャル成長部分の濃度プロ
ファイルを示す図であり、成長当初はやけシオート・ド
ープの影響を受は埋込拡散層からのせシ出しがあるが、
表面濃度は、＝ １０１５ａ ｔ ｏｍｓ／ｄ以下と、
埋込拡散濃度よシも、４桁程度低くなっている。
化膜２を形成し、通常のフォ）ＩＪソグラフィ技術によ
シ、埋込拡散領域を決定し、通常のイオン注入法や熱拡
散法によシ埋込拡散層３を形成するＯ 次に、第１図（ｂ）に示すように、減圧（約６０Ｔｏｒ
）下において８ｉＨｚＣ１２をソースとしＨ（Ｊを流し
ながら、成長温度９５０°Ｃにてノンドープ層を成長速
度０．１２μｆｒＬ／分にて４分間約０５μｍ埋込拡散
領域のみに選択エピタキシャル成長層４を選択成長させ
る。第２図は、選択エピタキシャル成長部分の濃度プロ
ファイルを示す図であり、成長当初はやけシオート・ド
ープの影響を受は埋込拡散層からのせシ出しがあるが、
表面濃度は、＝ １０１５ａ ｔ ｏｍｓ／ｄ以下と、
埋込拡散濃度よシも、４桁程度低くなっている。
次に、第１図（Ｃ）に示すらうに１選択エピタキシャル
成長に用いた基板酸化膜を除去する。
成長に用いた基板酸化膜を除去する。
非理込領域は、酸化膜でカバーされていたため選択エビ
の際、埋込拡散層からのオート・ドープの影響を受けて
いないのは、自明である。次に、第１図＋ｄ）に示すよ
うに、所望のエピタキシャル層５を通常の８ｉＨ４や５
ｉＣ１４等をソースとして成長させ、その後通常の拡散
プロセスを通し所望の半導体装置を得る。この通常のエ
ピタキシャル成長の際、埋込拡散領域は、選択エピタキ
シャル層でカバーされておシ、また、その表面濃度は、
４桁も低くなっているため通常のエピタキシャル成長の
際、オート・ドープの影響を完全に与えない。
の際、埋込拡散層からのオート・ドープの影響を受けて
いないのは、自明である。次に、第１図＋ｄ）に示すよ
うに、所望のエピタキシャル層５を通常の８ｉＨ４や５
ｉＣ１４等をソースとして成長させ、その後通常の拡散
プロセスを通し所望の半導体装置を得る。この通常のエ
ピタキシャル成長の際、埋込拡散領域は、選択エピタキ
シャル層でカバーされておシ、また、その表面濃度は、
４桁も低くなっているため通常のエピタキシャル成長の
際、オート・ドープの影響を完全に与えない。
但し選択エピタキシャル層の厚さは、次の通常のエピタ
キシャル成長プロセス、及びエピタキシャル層表面での
デバイス製造のための拡散プロセスにて、埋込拡散層が
せシ出し、選択エビタキシャル層表面の低濃度層を埋め
得るように薄くしておく必要がある。
キシャル成長プロセス、及びエピタキシャル層表面での
デバイス製造のための拡散プロセスにて、埋込拡散層が
せシ出し、選択エビタキシャル層表面の低濃度層を埋め
得るように薄くしておく必要がある。
第３図は本発明の他の実施例によ多形成された半導体装
置の断面図でアバ本実施例はＩ２ＬとＢｉｐ−Ｔｒとを
有する半導体装置について説明する。
置の断面図でアバ本実施例はＩ２ＬとＢｉｐ−Ｔｒとを
有する半導体装置について説明する。
第３図において、１１は半導体基板１の表面に形成され
たＢｉｐ−Ｔｒのコレクタ用のＮ＋埋込層であり、１９
はＢｉｐ−Ｔｒの耐圧をあげるための第１エピタキシヤ
ル層１２．１３は各々ベース領域、エミッタ領域であシ
、２１はコレクタ接続用のＮ＋拡散層である。
たＢｉｐ−Ｔｒのコレクタ用のＮ＋埋込層であり、１９
はＢｉｐ−Ｔｒの耐圧をあげるための第１エピタキシヤ
ル層１２．１３は各々ベース領域、エミッタ領域であシ
、２１はコレクタ接続用のＮ＋拡散層である。
また、１４は第１エピタキシャル層１９に設けたＩ２Ｌ
エミッタ埋込層であシ、１５はベース領域、１６はコレ
クタ領域、１７はインジェクタ領域である。また図中２
１は本発明の特長であるＩ２Ｌのベース中に存在する選
択エピタキシャル層である。
エミッタ埋込層であシ、１５はベース領域、１６はコレ
クタ領域、１７はインジェクタ領域である。また図中２
１は本発明の特長であるＩ２Ｌのベース中に存在する選
択エピタキシャル層である。
すなわち、第３図の基本構造は埋込拡散領域１４上に選
択エピタキシャル層１１を成長させた後、半導体基板全
面に所望のエピタキシャル層２０を成長させることによ
多形成することができる。
択エピタキシャル層１１を成長させた後、半導体基板全
面に所望のエピタキシャル層２０を成長させることによ
多形成することができる。
６一
〔発明の効果〕
以上、説明したように、本発明は、埋込拡散領域を選択
エピタキシャル層でカバーすることによシ、埋込拡散領
域から拡散不純物が飛び出し、次のエピタキシャルの比
抵抗の制御を狂わせたシ、エピタキシャル層界面に低抵
抗ができることを防止する効果がある。
エピタキシャル層でカバーすることによシ、埋込拡散領
域から拡散不純物が飛び出し、次のエピタキシャルの比
抵抗の制御を狂わせたシ、エピタキシャル層界面に低抵
抗ができることを防止する効果がある。
本発明は、以上述べた様に、埋込拡散領域を選択エピタ
キシャル層にて、カバーすることに特長がちシ、埋込拡
散層の不純物や、選択エピタキシャル層の成長方法、条
件等に因らぬことは言うまでもない。
キシャル層にて、カバーすることに特長がちシ、埋込拡
散層の不純物や、選択エピタキシャル層の成長方法、条
件等に因らぬことは言うまでもない。
第１図（ａ）〜（ｄ）は、本発明の一実施例を説明する
ために工程順に示した素子の断面図、第２図は本発明の
一実施例によ多形成された選択エピタキシャル層の濃度
プロファイルを示す図、第３図は本発明の他の実施例に
よ多形成された半導体素子の断面図、第４図は従来の方
法によ多形成されたＢｉｐ−ＴｒとＩ２Ｌとを有する集
積回路素子の断面図である。 １・・・半導体基板、２・・・酸化膜、３・・・埋込拡
散層、４・・・選択エピタキシャル成長層、５・・・エ
ピタキシャル層、１１・・・Ｂｉｐ−Ｔｒコレクタ用Ｎ
十埋込層、１２・・・ベース領域、１３・・・エミッタ
領域、１４・・・Ｉ”Ｌエミッタ埋込層、１５・・・ベ
ース領域、１６・・・コレクタ領域、１７・・・インジ
ェクタ領域、１８−・・素子分離用Ｐ＋拡散層、１９・
・・第１エピタキシャル層、２０・・・第２エピタキシ
ャル層、２１・・・選択エピタキシャル層。 第１図 〜、。 ＯＱ、２ ．０．４ Ｑ、６
０．８潔さくＡ？ｒＬ’） 第２図
ために工程順に示した素子の断面図、第２図は本発明の
一実施例によ多形成された選択エピタキシャル層の濃度
プロファイルを示す図、第３図は本発明の他の実施例に
よ多形成された半導体素子の断面図、第４図は従来の方
法によ多形成されたＢｉｐ−ＴｒとＩ２Ｌとを有する集
積回路素子の断面図である。 １・・・半導体基板、２・・・酸化膜、３・・・埋込拡
散層、４・・・選択エピタキシャル成長層、５・・・エ
ピタキシャル層、１１・・・Ｂｉｐ−Ｔｒコレクタ用Ｎ
十埋込層、１２・・・ベース領域、１３・・・エミッタ
領域、１４・・・Ｉ”Ｌエミッタ埋込層、１５・・・ベ
ース領域、１６・・・コレクタ領域、１７・・・インジ
ェクタ領域、１８−・・素子分離用Ｐ＋拡散層、１９・
・・第１エピタキシャル層、２０・・・第２エピタキシ
ャル層、２１・・・選択エピタキシャル層。 第１図 〜、。 ＯＱ、２ ．０．４ Ｑ、６
０．８潔さくＡ？ｒＬ’） 第２図
Claims (1)
- 埋込拡散層とエピタキシャル成長層を有する半導体装置
の製造方法において、埋込拡散領域上の選択エピタキシ
ャル層を成長させた後、半導体基板全面に所望のエピタ
キシャル層を成長することを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62006676A JPS63173362A (ja) | 1987-01-13 | 1987-01-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62006676A JPS63173362A (ja) | 1987-01-13 | 1987-01-13 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63173362A true JPS63173362A (ja) | 1988-07-16 |
Family
ID=11644968
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62006676A Pending JPS63173362A (ja) | 1987-01-13 | 1987-01-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63173362A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0846023A (ja) * | 1994-07-30 | 1996-02-16 | Nec Corp | 半導体装置及びその製造方法 |
-
1987
- 1987-01-13 JP JP62006676A patent/JPS63173362A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0846023A (ja) * | 1994-07-30 | 1996-02-16 | Nec Corp | 半導体装置及びその製造方法 |
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