JPH0669330A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0669330A JPH0669330A JP24129092A JP24129092A JPH0669330A JP H0669330 A JPH0669330 A JP H0669330A JP 24129092 A JP24129092 A JP 24129092A JP 24129092 A JP24129092 A JP 24129092A JP H0669330 A JPH0669330 A JP H0669330A
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Abstract
(57)【要約】
【目的】 埋め込み深さの異なる複数の拡散層を形成す
る際、これらの拡散層の上の半導体層の不純物濃度を不
測に変化させない。 【構成】 Ｓｉ基板１１の表面部に第１の拡散層１８を
形成した後、凹部２４を形成し、この凹部２４の底面部
に第２の拡散層１４を形成する。そして、この第２の拡
散層１４の上にエピタキシャル層２５を成長させ、Ｓｉ
Ｏ2 膜１２でこのエピタキシャル層２５を覆う。この
後、Ｓｉ基板１１の表面のうちのＳｉＯ2 膜１２で覆わ
れていない領域上に、エピタキシャル層２６を成長させ
る。 【効果】 エピタキシャル層２６を成長させる時にエピ
タキシャル層２５をＳｉＯ2 膜１２で覆っているため、
第１の拡散層１８からエピタキシャル層２５への不純物
の横方向オートドーピングが生じない。
る際、これらの拡散層の上の半導体層の不純物濃度を不
測に変化させない。 【構成】 Ｓｉ基板１１の表面部に第１の拡散層１８を
形成した後、凹部２４を形成し、この凹部２４の底面部
に第２の拡散層１４を形成する。そして、この第２の拡
散層１４の上にエピタキシャル層２５を成長させ、Ｓｉ
Ｏ2 膜１２でこのエピタキシャル層２５を覆う。この
後、Ｓｉ基板１１の表面のうちのＳｉＯ2 膜１２で覆わ
れていない領域上に、エピタキシャル層２６を成長させ
る。 【効果】 エピタキシャル層２６を成長させる時にエピ
タキシャル層２５をＳｉＯ2 膜１２で覆っているため、
第１の拡散層１８からエピタキシャル層２５への不純物
の横方向オートドーピングが生じない。
Description
【０００１】
【産業上の利用分野】本発明は、埋め込み深さの異なる
複数の不純物拡散層を有する半導体装置の製造方法に関
するものである。
複数の不純物拡散層を有する半導体装置の製造方法に関
するものである。
【０００２】
【従来の技術】例えば、Ｉ2 Ｌトランジスタでは、通常
のバイポーラトランジスタのエミッタとコレクタを逆に
使用するため、エミッタ直列抵抗低減等の目的で、通常
のバイポーラトランジスタに比べ埋込層を浅い位置に形
成する必要がある。従って、通常のバイポーラトランジ
スタとＩ2 Ｌトランジスタを同一の半導体基板に製造す
るためには、深さが異なる複数の埋込層を形成する必要
がある。
のバイポーラトランジスタのエミッタとコレクタを逆に
使用するため、エミッタ直列抵抗低減等の目的で、通常
のバイポーラトランジスタに比べ埋込層を浅い位置に形
成する必要がある。従って、通常のバイポーラトランジ
スタとＩ2 Ｌトランジスタを同一の半導体基板に製造す
るためには、深さが異なる複数の埋込層を形成する必要
がある。
【０００３】このような深さが異なる複数の埋込層は、
従来、ダブルエピタキシャル成長法と呼ばれる方法で製
造されていた。
従来、ダブルエピタキシャル成長法と呼ばれる方法で製
造されていた。
【０００４】図４及び図５に、従来のダブルエピタキシ
ャル成長法を示すが、まず、図４（ａ）に示すように、
Ｐ型のＳｉ基板１１の表面の全体にＳｉＯ2 膜１２を形
成した後、ホトリソグラフィ技術によって、このＳｉＯ
2 膜１２に開口１３を選択的に形成する。
ャル成長法を示すが、まず、図４（ａ）に示すように、
Ｐ型のＳｉ基板１１の表面の全体にＳｉＯ2 膜１２を形
成した後、ホトリソグラフィ技術によって、このＳｉＯ
2 膜１２に開口１３を選択的に形成する。
【０００５】次に、図４（ｂ）に示すように、このＳｉ
Ｏ2 膜１２をマスクとして、Ｎ型の高濃度不純物拡散層
１４をＳｉ基板１１に形成する。
Ｏ2 膜１２をマスクとして、Ｎ型の高濃度不純物拡散層
１４をＳｉ基板１１に形成する。
【０００６】そして、図４（ｃ）に示すように、ＳｉＯ
2 膜１２を除去した後、エピタキシャル層１５をＳｉ基
板１１上に成長させる。その後、エピタキシャル層１５
の表面の全体に再びＳｉＯ2 膜１６を形成し、ホトリソ
グラフィ技術によって、このＳｉＯ2 膜１６に開口１７
を選択的に形成する。
2 膜１２を除去した後、エピタキシャル層１５をＳｉ基
板１１上に成長させる。その後、エピタキシャル層１５
の表面の全体に再びＳｉＯ2 膜１６を形成し、ホトリソ
グラフィ技術によって、このＳｉＯ2 膜１６に開口１７
を選択的に形成する。
【０００７】次に、図４（ｄ）に示すように、このＳｉ
Ｏ2 膜１６をマスクとして、Ｎ型の高濃度不純物拡散層
１８をエピタキシャル層１５に形成する。
Ｏ2 膜１６をマスクとして、Ｎ型の高濃度不純物拡散層
１８をエピタキシャル層１５に形成する。
【０００８】そして、図５（ａ）に示すように、ＳｉＯ
2 膜１６を除去した後、再びエピタキシャル層２１をエ
ピタキシャル層１５上に成長させる。
2 膜１６を除去した後、再びエピタキシャル層２１をエ
ピタキシャル層１５上に成長させる。
【０００９】この後、例えば、図５（ｂ）に示すよう
に、不純物拡散層１４上に通常の縦型ＮＰＮバイポーラ
トランジスタ２２を形成し、不純物拡散層１８上にＩ2
Ｌトランジスタ２３を形成する。
に、不純物拡散層１４上に通常の縦型ＮＰＮバイポーラ
トランジスタ２２を形成し、不純物拡散層１８上にＩ2
Ｌトランジスタ２３を形成する。
【００１０】
【発明が解決しようとする課題】ところが、上述した従
来のダブルエピタキシャル成長法では、エピタキシャル
層１５の上にエピタキシャル層２１を成長させる際、不
純物拡散層１８がエピタキシャル層１５の表面に露出し
た状態となっているので、この不純物拡散層１８から、
エピタキシャル層１５とエピタキシャル層２１の界面を
伝って不純物の横方向オートドーピングが発生し、その
界面部分での不純物濃度が高くなるという問題が有っ
た。
来のダブルエピタキシャル成長法では、エピタキシャル
層１５の上にエピタキシャル層２１を成長させる際、不
純物拡散層１８がエピタキシャル層１５の表面に露出し
た状態となっているので、この不純物拡散層１８から、
エピタキシャル層１５とエピタキシャル層２１の界面を
伝って不純物の横方向オートドーピングが発生し、その
界面部分での不純物濃度が高くなるという問題が有っ
た。
【００１１】このエピタキシャル層１５とエピタキシャ
ル層２１との界面部分で不純物濃度が高くなると、縦型
ＮＰＮバイポーラトランジスタ２２におけるベース−コ
レクタ間のＰＮ接合からの空乏層の伸びがこの部分で抑
制されてしまい、特に、耐圧がリーチスルーによって決
まっている場合には、その耐圧が低下するという問題が
有った。
ル層２１との界面部分で不純物濃度が高くなると、縦型
ＮＰＮバイポーラトランジスタ２２におけるベース−コ
レクタ間のＰＮ接合からの空乏層の伸びがこの部分で抑
制されてしまい、特に、耐圧がリーチスルーによって決
まっている場合には、その耐圧が低下するという問題が
有った。
【００１２】そこで、本発明の目的は、異なる深さに埋
込層を形成する際、深い位置に形成した埋込層の上方に
不純物の高濃度部分が不測に形成されないような半導体
装置の製造方法を提供することである。
込層を形成する際、深い位置に形成した埋込層の上方に
不純物の高濃度部分が不測に形成されないような半導体
装置の製造方法を提供することである。
【００１３】
【課題を解決するための手段】上述した課題を解決する
ために、本発明の半導体装置の製造方法は、半導体基板
の所定位置の表面部分に第１の拡散層を形成する工程
と、前記半導体基板にその表面側から所定深さの凹部を
形成する工程と、この凹部の底面部分に第２の拡散層を
形成する工程と、この第２の拡散層の上に選択的に第１
の半導体層を形成して前記凹部を埋める工程と、この第
１の半導体層の表面部分を被覆層で覆う工程と、前記半
導体基板の表面のうちで前記被覆層で覆われていない部
分の上に選択的に第２の半導体層を形成する工程とを有
する。
ために、本発明の半導体装置の製造方法は、半導体基板
の所定位置の表面部分に第１の拡散層を形成する工程
と、前記半導体基板にその表面側から所定深さの凹部を
形成する工程と、この凹部の底面部分に第２の拡散層を
形成する工程と、この第２の拡散層の上に選択的に第１
の半導体層を形成して前記凹部を埋める工程と、この第
１の半導体層の表面部分を被覆層で覆う工程と、前記半
導体基板の表面のうちで前記被覆層で覆われていない部
分の上に選択的に第２の半導体層を形成する工程とを有
する。
【００１４】本発明の好ましい態様においては、前記第
１及び第２の半導体層が何れも半導体エピタキシャル層
であり、前記被覆層が半導体酸化膜である。
１及び第２の半導体層が何れも半導体エピタキシャル層
であり、前記被覆層が半導体酸化膜である。
【００１５】
【作用】本発明の半導体装置の製造方法においては、第
１及び第２の拡散層を互いに異なる深さに埋め込み形成
する際、深い位置に形成する第２の拡散層を、半導体基
板に形成した凹部の底面部分に形成し、その上に単一層
である第１の半導体層を形成している。従って、この第
１の半導体層への縦方向オートドーピングは予測及び制
御が容易に可能であり、この部分に所望の特性の素子を
作成することが可能である。
１及び第２の拡散層を互いに異なる深さに埋め込み形成
する際、深い位置に形成する第２の拡散層を、半導体基
板に形成した凹部の底面部分に形成し、その上に単一層
である第１の半導体層を形成している。従って、この第
１の半導体層への縦方向オートドーピングは予測及び制
御が容易に可能であり、この部分に所望の特性の素子を
作成することが可能である。
【００１６】しかも、本発明の方法においては、第１の
半導体層の表面部分を被覆層で覆った状態で半導体基板
の表面に第２の半導体層を形成しているので、半導体基
板の表面部分に形成した第１の拡散層から第１の半導体
層へ不純物の横方向オートドーピングが生じることを防
止することができる。
半導体層の表面部分を被覆層で覆った状態で半導体基板
の表面に第２の半導体層を形成しているので、半導体基
板の表面部分に形成した第１の拡散層から第１の半導体
層へ不純物の横方向オートドーピングが生じることを防
止することができる。
【００１７】
【実施例】以下、縦型ＮＰＮバイポーラトランジスタと
Ｉ2 Ｌトランジスタとを有する半導体装置の製造方法に
本発明を適用した一実施例を、図１〜図３を参照して説
明する。なお、図１〜図３の実施例において、図４及び
図５に示した従来例と対応する部分には同一の符号を付
した。
Ｉ2 Ｌトランジスタとを有する半導体装置の製造方法に
本発明を適用した一実施例を、図１〜図３を参照して説
明する。なお、図１〜図３の実施例において、図４及び
図５に示した従来例と対応する部分には同一の符号を付
した。
【００１８】本実施例においては、まず、図１（ａ）に
示すように、Ｐ型のＳｉ基板１１の表面の全体にＳｉＯ
2 膜１２を成長させ、ホトリソグラフィ技術により、Ｉ
2 Ｌトランジスタの埋込層のパターンに対応する開口１
７をＳｉＯ2 膜１２に選択的に形成する。
示すように、Ｐ型のＳｉ基板１１の表面の全体にＳｉＯ
2 膜１２を成長させ、ホトリソグラフィ技術により、Ｉ
2 Ｌトランジスタの埋込層のパターンに対応する開口１
７をＳｉＯ2 膜１２に選択的に形成する。
【００１９】次に、図１（ｂ）に示すように、このＳｉ
Ｏ2 膜１２をマスクとしてＮ型の不純物をＳｉ基板１１
に導入し、酸素雰囲気下で熱処理を行ってＮ型の高濃度
不純物拡散層１８を形成する。
Ｏ2 膜１２をマスクとしてＮ型の不純物をＳｉ基板１１
に導入し、酸素雰囲気下で熱処理を行ってＮ型の高濃度
不純物拡散層１８を形成する。
【００２０】次に、図１（ｃ）に示すように、ホトリソ
グラフィ技術により、縦型ＮＰＮバイポーラトランジス
タの埋込層のパターンにほぼ対応するパターンの開口１
３をＳｉＯ2 膜１２に選択的に形成し、このＳｉＯ2 膜
１２をマスクとした異方性ドライエッチングにより、Ｓ
ｉ基板１１に凹部２４を形成する。そして、更に、この
ＳｉＯ2 膜１２をマスクとしたＮ型不純物のイオン注入
により、凹部２４の底面部にＮ型の高濃度不純物拡散層
１４を形成する。
グラフィ技術により、縦型ＮＰＮバイポーラトランジス
タの埋込層のパターンにほぼ対応するパターンの開口１
３をＳｉＯ2 膜１２に選択的に形成し、このＳｉＯ2 膜
１２をマスクとした異方性ドライエッチングにより、Ｓ
ｉ基板１１に凹部２４を形成する。そして、更に、この
ＳｉＯ2 膜１２をマスクとしたＮ型不純物のイオン注入
により、凹部２４の底面部にＮ型の高濃度不純物拡散層
１４を形成する。
【００２１】次に、図２（ａ）に示すように、このＮ型
の高濃度不純物拡散層１４の上に、ＳｉＯ2 膜１２の表
面よりも高くなるようにエピタキシャル層２５を成長さ
せ、更に、図２（ｂ）に示すように、このエピタキシャ
ル層２５を覆うようにＳｉＯ2 を全面に堆積させ、Ｓｉ
Ｏ2 膜１２の膜厚を厚くする。
の高濃度不純物拡散層１４の上に、ＳｉＯ2 膜１２の表
面よりも高くなるようにエピタキシャル層２５を成長さ
せ、更に、図２（ｂ）に示すように、このエピタキシャ
ル層２５を覆うようにＳｉＯ2 を全面に堆積させ、Ｓｉ
Ｏ2 膜１２の膜厚を厚くする。
【００２２】次に、図２（ｃ）に示すように、ホトリソ
グラフィ技術によってＳｉＯ2 膜１２をパターニング
し、エピタキシャル層２５を覆う領域のＳｉＯ2 膜１２
のみを残し、他の領域のＳｉＯ2 膜１２を除去する。
グラフィ技術によってＳｉＯ2 膜１２をパターニング
し、エピタキシャル層２５を覆う領域のＳｉＯ2 膜１２
のみを残し、他の領域のＳｉＯ2 膜１２を除去する。
【００２３】次に、図３（ａ）に示すように、Ｓｉ基板
１１の表面のうちでＳｉＯ2 膜１２に覆われていない領
域上にエピタキシャル層２６を成長させる。
１１の表面のうちでＳｉＯ2 膜１２に覆われていない領
域上にエピタキシャル層２６を成長させる。
【００２４】しかる後、図３（ｂ）に示す如く、Ｎ型の
高濃度不純物拡散層１４の上に通常の縦型ＮＰＮバイポ
ーラトランジスタ２２を、Ｎ型の高濃度不純物拡散層１
８の上にＩ2 Ｌトランジスタ２３を夫々形成する。
高濃度不純物拡散層１４の上に通常の縦型ＮＰＮバイポ
ーラトランジスタ２２を、Ｎ型の高濃度不純物拡散層１
８の上にＩ2 Ｌトランジスタ２３を夫々形成する。
【００２５】
【発明の効果】本発明の半導体装置の製造方法によれ
ば、埋め込み深さの異なる複数の不純物拡散層を形成す
る際、浅い位置に形成した不純物拡散層から横方向オー
トドーピングが生じて、深い位置に形成した不純物拡散
層の上方に不測に不純物濃度の高い領域が生じることを
防止することができる。従って、各不純物拡散層の上の
素子形成領域の不純物濃度を常に所望の値に制御するこ
とができ、素子特性の劣化を防止することができる。
ば、埋め込み深さの異なる複数の不純物拡散層を形成す
る際、浅い位置に形成した不純物拡散層から横方向オー
トドーピングが生じて、深い位置に形成した不純物拡散
層の上方に不測に不純物濃度の高い領域が生じることを
防止することができる。従って、各不純物拡散層の上の
素子形成領域の不純物濃度を常に所望の値に制御するこ
とができ、素子特性の劣化を防止することができる。
【００２６】更に、半導体基板に形成した凹部の底面部
分に不純物拡散層を形成するので、その凹部の深さを制
御することで容易に不純物拡散層の形成深さを制御する
ことができる。
分に不純物拡散層を形成するので、その凹部の深さを制
御することで容易に不純物拡散層の形成深さを制御する
ことができる。
【図１】本発明の一実施例による半導体装置の製造方法
の工程を示す断面図である。
の工程を示す断面図である。
【図２】本発明の一実施例による半導体装置の製造方法
の図１に続く工程を示す断面図である。
の図１に続く工程を示す断面図である。
【図３】本発明の一実施例による半導体装置の製造方法
の図２に続く工程を示す断面図である。
の図２に続く工程を示す断面図である。
【図４】従来の半導体装置の製造方法の工程を示す断面
図である。
図である。
【図５】従来の半導体装置の製造方法の図４に続く工程
を示す断面図である。
を示す断面図である。
１１ Ｓｉ基板 １２ ＳｉＯ2 膜 １４ 不純物層 １８ 不純物層 ２４ 凹部 ２５ エピタキシャル層 ２６ エピタキシャル層
Claims (2)
- 【請求項１】 半導体基板の所定位置の表面部分に第１
の拡散層を形成する工程と、 前記半導体基板にその表面側から所定深さの凹部を形成
する工程と、 この凹部の底面部分に第２の拡散層を形成する工程と、 この第２の拡散層の上に選択的に第１の半導体層を形成
して前記凹部を埋める工程と、 この第１の半導体層の表面部分を被覆層で覆う工程と、 前記半導体基板の表面のうちで前記被覆層で覆われてい
ない部分の上に選択的に第２の半導体層を形成する工程
とを有することを特徴とする半導体装置の製造方法。 - 【請求項２】 前記第１及び第２の半導体層が何れも半
導体エピタキシャル層であり、前記被覆層が半導体酸化
膜であることを特徴とする請求項１に記載の半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24129092A JPH0669330A (ja) | 1992-08-18 | 1992-08-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24129092A JPH0669330A (ja) | 1992-08-18 | 1992-08-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0669330A true JPH0669330A (ja) | 1994-03-11 |
Family
ID=17072073
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24129092A Withdrawn JPH0669330A (ja) | 1992-08-18 | 1992-08-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0669330A (ja) |
-
1992
- 1992-08-18 JP JP24129092A patent/JPH0669330A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991102 |