JP2940306B2 - ヘテロ接合バイポーラトランジスタ集積回路装置およびその製造方法 - Google Patents
ヘテロ接合バイポーラトランジスタ集積回路装置およびその製造方法Info
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- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0605—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits made of compound material, e.g. AIIIBV
Description
【０００１】
【産業上の利用分野】本発明は、高度な情報処理や通信
システムに必要となる高速の半導体装置に利用できる、
ヘテロ接合バイポーラトランジスタ集積回路装置および
その製造方法に関するものである。
システムに必要となる高速の半導体装置に利用できる、
ヘテロ接合バイポーラトランジスタ集積回路装置および
その製造方法に関するものである。
【０００２】
【従来の技術】近年における高度情報化社会の発達によ
り、半導体素子の高速化、高集積化等、高性能化のため
の研究開発がさかんに行われている。
り、半導体素子の高速化、高集積化等、高性能化のため
の研究開発がさかんに行われている。
【０００３】特にエミッタの禁制帯幅がベースより広い
構造を有するヘテロ接合バイポーラトランジスタは、高
速化に適した半導体素子であり、これを能動素子とし、
抵抗や容量などの受動素子と組み合わせた高速集積回路
装置が注目されている。
構造を有するヘテロ接合バイポーラトランジスタは、高
速化に適した半導体素子であり、これを能動素子とし、
抵抗や容量などの受動素子と組み合わせた高速集積回路
装置が注目されている。
【０００４】以下、図面を参照しながら従来のヘテロ接
合バイポーラトランジスタ集積回路装置およびその製造
方法について説明する。
合バイポーラトランジスタ集積回路装置およびその製造
方法について説明する。
【０００５】図３(ａ)，(ｂ)，(ｃ)，(ｄ)，(ｅ)は、従
来のヘテロ接合バイポーラトランジスタ集積回路装置お
よびその製造方法を示した構造断面図である。
来のヘテロ接合バイポーラトランジスタ集積回路装置お
よびその製造方法を示した構造断面図である。
【０００６】図３(ａ)，(ｂ)，(ｃ)，(ｄ)，(ｅ)におい
て、１は集積回路装置の基板、２はコレクタコンタクト
層、３はコレクタ層、４はベース層、５は前記ベース層
４よりも禁制帯幅の広い材料からなるエミッタ層、６は
エミッタキャップ層、７は素子間分離のための高抵抗
層、８は半導体素子の保護膜となる第一の絶縁膜、９は
エミッタ電極、１０はベース電極、１１はコレクタ電
極、１２は一層配線金属１３を用いた配線のための第二
の絶縁膜、１３ａは前記一層配線金属１３からなり容量
の一方の対向電極となる一層配線電極、１４は二層配線
金属１５による多層配線の層間絶縁と容量の電極間誘電
体とを兼ねた第三の絶縁膜、１５ａは前記二層配線金属
１５からなり容量の他方の対向電極となる二層配線電極
である。
て、１は集積回路装置の基板、２はコレクタコンタクト
層、３はコレクタ層、４はベース層、５は前記ベース層
４よりも禁制帯幅の広い材料からなるエミッタ層、６は
エミッタキャップ層、７は素子間分離のための高抵抗
層、８は半導体素子の保護膜となる第一の絶縁膜、９は
エミッタ電極、１０はベース電極、１１はコレクタ電
極、１２は一層配線金属１３を用いた配線のための第二
の絶縁膜、１３ａは前記一層配線金属１３からなり容量
の一方の対向電極となる一層配線電極、１４は二層配線
金属１５による多層配線の層間絶縁と容量の電極間誘電
体とを兼ねた第三の絶縁膜、１５ａは前記二層配線金属
１５からなり容量の他方の対向電極となる二層配線電極
である。
【０００７】まず、半絶縁性ＧａＡｓからなる基板１上
に、高濃度ｎ型ＧａＡｓからなるコレクタコンタクト層
２と、ｎ型ＧａＡｓからなるコレクタ層３と、高濃度ｐ
型ＧａＡｓからなるベース層４と、Ｎ型Ａｌ0.3Ｇａ0.7
Ａｓからなるエミッタ層５と、高濃度ｎ型ＧａＡｓから
なるエミッタキャップ層６とを積層した多層膜構造材料
を形成後、選択イオン注入により素子間分離のための高
抵抗層７を形成する（図３(ａ)）。
に、高濃度ｎ型ＧａＡｓからなるコレクタコンタクト層
２と、ｎ型ＧａＡｓからなるコレクタ層３と、高濃度ｐ
型ＧａＡｓからなるベース層４と、Ｎ型Ａｌ0.3Ｇａ0.7
Ａｓからなるエミッタ層５と、高濃度ｎ型ＧａＡｓから
なるエミッタキャップ層６とを積層した多層膜構造材料
を形成後、選択イオン注入により素子間分離のための高
抵抗層７を形成する（図３(ａ)）。
【０００８】次に、エミッタ領域を残し前記ベース層４
を露呈してエミッタメサを形成後、半導体素子の保護膜
として全面に第一の絶縁膜８を形成する（図４(ｂ)）。
を露呈してエミッタメサを形成後、半導体素子の保護膜
として全面に第一の絶縁膜８を形成する（図４(ｂ)）。
【０００９】次に前記エミッタキャップ層６上、前記ベ
ース層４上および前記コレクタコンタクト層２上にそれ
ぞれエミッタ電極９、ベース電極１０およびコレクタ電
極１１を形成する（図３(ｃ)）。
ース層４上および前記コレクタコンタクト層２上にそれ
ぞれエミッタ電極９、ベース電極１０およびコレクタ電
極１１を形成する（図３(ｃ)）。
【００１０】次に全面を第二の絶縁膜１２で覆ったの
ち、前記エミッタ電極９、前記ベース電極１０および前
記コレクタ電極１１を配線するためのコンタクトホール
を形成後、一層配線金属１３からなる第一層配線を形成
する。ここで同時に前記一層配線金属１３の一部を用
い、容量の一方の対向電極としての一層配線電極１３ａ
を形成する（図３(ｄ)）。
ち、前記エミッタ電極９、前記ベース電極１０および前
記コレクタ電極１１を配線するためのコンタクトホール
を形成後、一層配線金属１３からなる第一層配線を形成
する。ここで同時に前記一層配線金属１３の一部を用
い、容量の一方の対向電極としての一層配線電極１３ａ
を形成する（図３(ｄ)）。
【００１１】次に全面を第三の絶縁膜１４で覆ったのち
再びコンタクトホールを形成し、二層配線金属１５を用
いた第二層配線を形成する。ここで、前記一層配線電極
１３ａに対し前記二層配線金属１５の一部からなる二層
配線電極１５ａを他方の対向電極とした容量を形成し、
受動素子として容量を具備したヘテロ接合バイポーラト
ランジスタ集積回路装置が形成される（図３(ｅ)）。
再びコンタクトホールを形成し、二層配線金属１５を用
いた第二層配線を形成する。ここで、前記一層配線電極
１３ａに対し前記二層配線金属１５の一部からなる二層
配線電極１５ａを他方の対向電極とした容量を形成し、
受動素子として容量を具備したヘテロ接合バイポーラト
ランジスタ集積回路装置が形成される（図３(ｅ)）。
【００１２】
【発明が解決しようとする課題】しかしながら上記のよ
うな構造では、第三の絶縁膜１４を電極間誘電体とし、
一層配線電極１３ａと二層配線電極１５ａとを対向電極
とした単層型の容量であるため、容量値はその面積に比
例し、大きな容量が必要な場合、直接そのチップ面積が
増大してしまう。これは、例えば３０ｐＦ程度の容量が
必要なアナログ系集積回路装置の場合、前記第三の絶縁
膜１４が膜厚５００ｎｍの窒化珪素であるとすると、そ
の容量の面積は約０．２５ｍｍ2必要である。
うな構造では、第三の絶縁膜１４を電極間誘電体とし、
一層配線電極１３ａと二層配線電極１５ａとを対向電極
とした単層型の容量であるため、容量値はその面積に比
例し、大きな容量が必要な場合、直接そのチップ面積が
増大してしまう。これは、例えば３０ｐＦ程度の容量が
必要なアナログ系集積回路装置の場合、前記第三の絶縁
膜１４が膜厚５００ｎｍの窒化珪素であるとすると、そ
の容量の面積は約０．２５ｍｍ2必要である。
【００１３】一方、エミッタ面積が２ｘ２０μｍ2のヘ
テロ接合バイポーラトランジスタからなる能動素子単体
の占有面積は約６００μｍ2であり、その集積度を２０
素子とした場合でも、能動素子全体の占有面積はたかだ
か０．０１２ｍｍ2で、その集積回路装置のチップ面積
はほぼ容量の面積で決定されることに起因している。こ
のチップ面積の増大は、一般にヘテロ接合バイポーラト
ランジスタが形成される基板１が化合物であることが多
く、基板１そのものが高価であること、およびウェハー
１枚あたりの収率が低下することから、コストが大幅に
上昇するという課題を有していた。
テロ接合バイポーラトランジスタからなる能動素子単体
の占有面積は約６００μｍ2であり、その集積度を２０
素子とした場合でも、能動素子全体の占有面積はたかだ
か０．０１２ｍｍ2で、その集積回路装置のチップ面積
はほぼ容量の面積で決定されることに起因している。こ
のチップ面積の増大は、一般にヘテロ接合バイポーラト
ランジスタが形成される基板１が化合物であることが多
く、基板１そのものが高価であること、およびウェハー
１枚あたりの収率が低下することから、コストが大幅に
上昇するという課題を有していた。
【００１４】本発明は上記課題に鑑み、容量を、ヘテロ
接合バイポーラトランジスタの電極金属を対向電極とし
て含む積層型として形成することにより、大きな容量が
必要な場合であっても、そのチップ面積を従来に比べ約
半分以下とし、もってコストを大幅に低減したヘテロ接
合バイポーラトランジスタ集積回路装置およびその製造
方法を提供するものである。
接合バイポーラトランジスタの電極金属を対向電極とし
て含む積層型として形成することにより、大きな容量が
必要な場合であっても、そのチップ面積を従来に比べ約
半分以下とし、もってコストを大幅に低減したヘテロ接
合バイポーラトランジスタ集積回路装置およびその製造
方法を提供するものである。
【００１５】
【課題を解決するための手段】上記課題を解決するため
に、本発明のヘテロ接合バイポーラトランジスタおよび
その製造方法は、その構造として、少なくともエミッタ
層がベース層よりも禁制帯幅の広い材料からなるヘテロ
接合バイポーラトランジスタと、複数の対向電極からな
る容量とを少なくとも有する集積回路装置において、前
記ヘテロ接合バイポーラトランジスタの電極金属と同一
層からなる前記容量における下層の対向電極と、前記下
層の対向電極と前記容量における上層の対向電極とを接
続するコンタクト層ならびに一層配線金属と同一層から
なる前記容量における中間層の対向電極と、二層配線金
属と同一層からなる前記上層の対向電極とを有するもの
である。
に、本発明のヘテロ接合バイポーラトランジスタおよび
その製造方法は、その構造として、少なくともエミッタ
層がベース層よりも禁制帯幅の広い材料からなるヘテロ
接合バイポーラトランジスタと、複数の対向電極からな
る容量とを少なくとも有する集積回路装置において、前
記ヘテロ接合バイポーラトランジスタの電極金属と同一
層からなる前記容量における下層の対向電極と、前記下
層の対向電極と前記容量における上層の対向電極とを接
続するコンタクト層ならびに一層配線金属と同一層から
なる前記容量における中間層の対向電極と、二層配線金
属と同一層からなる前記上層の対向電極とを有するもの
である。
【００１６】さらにその製造方法としては、基板上に、
第１導電型のコレクタ層と、第２導電型のベース層と、
第１導電型であって少なくとも前記ベース層よりも禁制
帯幅の広い材料からなるエミッタ層との少なくとも３層
からなる多層膜構造材料を形成する工程と、素子間分離
となる高抵抗層を形成する工程と、エミッタ領域または
コレクタ領域以外の前記ベース層を露呈する工程と、コ
レクタもしくはエミッタの電極と容量の下層の対向電極
とになる電極金属を形成する工程と、一層配線金属によ
り前記下層の対向電極上のコンタクト層と前記容量の中
間層の対向電極と一層配線とを形成する工程と、二層配
線金属により前記コンタクト層を介し前記下層の対向電
極に接続した前記容量の上層の対向電極と二層配線とを
形成する工程とを含んだものである。
第１導電型のコレクタ層と、第２導電型のベース層と、
第１導電型であって少なくとも前記ベース層よりも禁制
帯幅の広い材料からなるエミッタ層との少なくとも３層
からなる多層膜構造材料を形成する工程と、素子間分離
となる高抵抗層を形成する工程と、エミッタ領域または
コレクタ領域以外の前記ベース層を露呈する工程と、コ
レクタもしくはエミッタの電極と容量の下層の対向電極
とになる電極金属を形成する工程と、一層配線金属によ
り前記下層の対向電極上のコンタクト層と前記容量の中
間層の対向電極と一層配線とを形成する工程と、二層配
線金属により前記コンタクト層を介し前記下層の対向電
極に接続した前記容量の上層の対向電極と二層配線とを
形成する工程とを含んだものである。
【００１７】
【作用】本発明では、上記した構造および方法により、
工程数を増加させることなく容量を積層型として形成で
き、大きな容量であってもその面積を従来に比べ約半分
以下とし、もってコストを大幅に低減することが可能と
なる。さらに、積層型の前記容量の対向電極にヘテロ接
合バイポーラトランジスタの電極金属を用いることによ
り、エミッタメサもしくはコレクタメサを除きほぼ平坦
となり、配線形成の容易な形状となることから製造歩留
りの向上が可能となる。
工程数を増加させることなく容量を積層型として形成で
き、大きな容量であってもその面積を従来に比べ約半分
以下とし、もってコストを大幅に低減することが可能と
なる。さらに、積層型の前記容量の対向電極にヘテロ接
合バイポーラトランジスタの電極金属を用いることによ
り、エミッタメサもしくはコレクタメサを除きほぼ平坦
となり、配線形成の容易な形状となることから製造歩留
りの向上が可能となる。
【００１８】
【実施例】以下、本発明の一実施例としてのヘテロ接合
バイポーラトランジスタ集積回路装置およびその製造方
法について、図面を参照しながら説明する。
バイポーラトランジスタ集積回路装置およびその製造方
法について、図面を参照しながら説明する。
【００１９】図１は本発明の一実施例としてのヘテロ接
合バイポーラトランジスタ集積回路装置の構造断面図、
図２(ａ)，(ｂ)，(ｃ)，(ｄ)，(ｅ)は、本発明の一実施
例におけるヘテロ接合バイポーラトランジスタ集積回路
装置およびその製造方法を示した構造断面図である。
合バイポーラトランジスタ集積回路装置の構造断面図、
図２(ａ)，(ｂ)，(ｃ)，(ｄ)，(ｅ)は、本発明の一実施
例におけるヘテロ接合バイポーラトランジスタ集積回路
装置およびその製造方法を示した構造断面図である。
【００２０】図１および図２(ａ)，(ｂ)，(ｃ)，(ｄ)，
(ｅ)において、１１ａは、コレクタ電極１１形成時に同
時に容量の一方の対向電極として形成したコレクタ電極
金属であり、その他の構成は、従来例として図３(ａ)，
(ｂ)，(ｃ)，(ｄ)，(ｅ)に示したヘテロ接合バイポーラ
トランジスタ集積回路装置およびその製造方法と同じで
あるので、同一構成部分には同一番号を付して詳細な説
明を省略する。
(ｅ)において、１１ａは、コレクタ電極１１形成時に同
時に容量の一方の対向電極として形成したコレクタ電極
金属であり、その他の構成は、従来例として図３(ａ)，
(ｂ)，(ｃ)，(ｄ)，(ｅ)に示したヘテロ接合バイポーラ
トランジスタ集積回路装置およびその製造方法と同じで
あるので、同一構成部分には同一番号を付して詳細な説
明を省略する。
【００２１】まず図３(ａ)，(ｂ)，(ｃ)，(ｄ)，(ｅ)で
示した従来例と同様の材料を用い、基板１上に、コレク
タコンタクト層２、コレクタ層３、ベース層４、エミッ
タ層５、エミッタキャップ層６を積層した多層膜構造材
料を形成後、素子間分離のための高抵抗層７を形成する
（図２(ａ)）。さらに従来例と同様に、エミッタ領域を
残し前記ベース層４を露呈してエミッタメサを形成後、
半導体素子の保護膜として全面に第一の絶縁膜８を形成
する（図２(ｂ)）。
示した従来例と同様の材料を用い、基板１上に、コレク
タコンタクト層２、コレクタ層３、ベース層４、エミッ
タ層５、エミッタキャップ層６を積層した多層膜構造材
料を形成後、素子間分離のための高抵抗層７を形成する
（図２(ａ)）。さらに従来例と同様に、エミッタ領域を
残し前記ベース層４を露呈してエミッタメサを形成後、
半導体素子の保護膜として全面に第一の絶縁膜８を形成
する（図２(ｂ)）。
【００２２】次に前記エミッタキャップ層６上および前
記ベース層４上にそれぞれエミッタ電極９およびベース
電極１０を形成し、さらに前記高抵抗層７により分離さ
れた前記コレクタコンタクト層２上に、それぞれヘテロ
接合バイポーラトランジスタのコレクタ電極１１と容量
の一方の対向電極となるコレクタ電極金属１１ａとを同
時に形成する（図２(ｃ)）。
記ベース層４上にそれぞれエミッタ電極９およびベース
電極１０を形成し、さらに前記高抵抗層７により分離さ
れた前記コレクタコンタクト層２上に、それぞれヘテロ
接合バイポーラトランジスタのコレクタ電極１１と容量
の一方の対向電極となるコレクタ電極金属１１ａとを同
時に形成する（図２(ｃ)）。
【００２３】次に全面を第二の絶縁膜１２で覆ったの
ち、前記エミッタ電極９、前記ベース電極１０、前記コ
レクタ電極１１および前記コレクタ電極金属１１ａを配
線するためのコンタクトホールを形成後、一層配線金属
１３からなる第一層配線を形成する。ここで同時に前記
一層配線金属１３の一部を用い、容量における前記コレ
クタ電極金属１１ａに対する対向電極として一層配線電
極１３ａを形成する（図２(ｄ)）。
ち、前記エミッタ電極９、前記ベース電極１０、前記コ
レクタ電極１１および前記コレクタ電極金属１１ａを配
線するためのコンタクトホールを形成後、一層配線金属
１３からなる第一層配線を形成する。ここで同時に前記
一層配線金属１３の一部を用い、容量における前記コレ
クタ電極金属１１ａに対する対向電極として一層配線電
極１３ａを形成する（図２(ｄ)）。
【００２４】次に全面を第三の絶縁膜１４で覆ったのち
再びコンタクトホールを形成し、二層配線金属１５を用
いた第二層配線を形成する。ここで、前記コレクタ電極
金属１１ａと前記二層配線金属１５の一部からなる二層
配線電極１５ａとを配線接続し、前記一層配線電極１３
ａに対する対向電極とした積層型容量を形成し、受動素
子として容量を具備したヘテロ接合バイポーラトランジ
スタ集積回路装置が形成される（図２（ｅ)および図
１）。
再びコンタクトホールを形成し、二層配線金属１５を用
いた第二層配線を形成する。ここで、前記コレクタ電極
金属１１ａと前記二層配線金属１５の一部からなる二層
配線電極１５ａとを配線接続し、前記一層配線電極１３
ａに対する対向電極とした積層型容量を形成し、受動素
子として容量を具備したヘテロ接合バイポーラトランジ
スタ集積回路装置が形成される（図２（ｅ)および図
１）。
【００２５】以上のように図１および図２(ａ)，(ｂ)，
(ｃ)，(ｄ)，(ｅ)に示す実施例によれば、容量が、コレ
クタ電極金属１１ａと二層配線電極１５ａとからなる一
方の対向電極と、一層配線電極１３ａからなる他方の対
向電極とを有した積層型容量となる。よって大きな容量
であってもその面積を従来に比べ約半分とし、コストを
大幅に低減することが可能となる。さらに、エミッタメ
サを除きほぼ平坦な形状であり配線形成等の製造工程で
の余裕度が大きくなり、もって製造歩留りの向上が可能
となる。
(ｃ)，(ｄ)，(ｅ)に示す実施例によれば、容量が、コレ
クタ電極金属１１ａと二層配線電極１５ａとからなる一
方の対向電極と、一層配線電極１３ａからなる他方の対
向電極とを有した積層型容量となる。よって大きな容量
であってもその面積を従来に比べ約半分とし、コストを
大幅に低減することが可能となる。さらに、エミッタメ
サを除きほぼ平坦な形状であり配線形成等の製造工程で
の余裕度が大きくなり、もって製造歩留りの向上が可能
となる。
【００２６】なお、以上の実施例では、ヘテロ接合バイ
ポーラトランジスタがエミッタアップ型であり、容量
は、その対向電極の一部がコレクタ電極金属１１ａであ
る積層型としたが、ヘテロ接合バイポーラトランジスタ
をコレクタアップ型とし、容量の対向電極の一部をエミ
ッタ電極金属とした積層型でもよく、また容量は、さら
なる配線金属を用いた、より多層な構造でもよい。さら
に、ヘテロ接合バイポーラトランジスタを、ベース層４
およびエミッタ層５がそれぞれＧａＡｓおよびＡｌ0.3
Ｇａ0.7Ａｓからなるものとしたが、ベース層４および
エミッタ層５の材料はエミッタ層５がベース層４よりも
禁制帯幅の広い材料からなる組合せであれば、いかなる
ものでもよいことは明かである。
ポーラトランジスタがエミッタアップ型であり、容量
は、その対向電極の一部がコレクタ電極金属１１ａであ
る積層型としたが、ヘテロ接合バイポーラトランジスタ
をコレクタアップ型とし、容量の対向電極の一部をエミ
ッタ電極金属とした積層型でもよく、また容量は、さら
なる配線金属を用いた、より多層な構造でもよい。さら
に、ヘテロ接合バイポーラトランジスタを、ベース層４
およびエミッタ層５がそれぞれＧａＡｓおよびＡｌ0.3
Ｇａ0.7Ａｓからなるものとしたが、ベース層４および
エミッタ層５の材料はエミッタ層５がベース層４よりも
禁制帯幅の広い材料からなる組合せであれば、いかなる
ものでもよいことは明かである。
【００２７】
【発明の効果】以上のように本発明は、工程数を増加さ
せることなく容量を積層型として形成できる。よって大
きな容量であってもその面積を従来に比べ約半分以下と
し、コストを大幅に低減した集積回路装置を得ることが
できる。
せることなく容量を積層型として形成できる。よって大
きな容量であってもその面積を従来に比べ約半分以下と
し、コストを大幅に低減した集積回路装置を得ることが
できる。
【図１】本発明の一実施例におけるヘテロ接合バイポー
ラトランジスタ集積回路装置の構造断面図
ラトランジスタ集積回路装置の構造断面図
【図２】本発明の一実施例におけるヘテロ接合バイポー
ラトランジスタ集積回路装置およびその製造方法を各工
程ごとに示した構造断面図
ラトランジスタ集積回路装置およびその製造方法を各工
程ごとに示した構造断面図
【図３】従来のヘテロ接合バイポーラトランジスタ集積
回路装置およびその製造方法を示した構造断面図
回路装置およびその製造方法を示した構造断面図
１ 基板 ２ コレクタコンタクト層 ３ コレクタ層 ４ ベース層 ５ エミッタ層 ６ エミッタキャップ層 ７ 高抵抗層 ８ 第一の絶縁膜 ９ エミッタ電極 １０ ベース電極 １１ コレクタ電極 １１ａ コレクタ電極金属 １２ 第二の絶縁膜 １３ 一層配線金属 １３ａ 一層配線電極 １４ 第三の絶縁膜 １５ 二層配線金属 １５ａ 二層配線電極
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/8222 H01L 21/8222 - 21/8228 H01L 21/8232 H01L 27/06 H01L 27/08 H01L 27/082 H01L 21/33 - 21/331 H01L 29/68 - 29/737 H01L 27/04
Claims (4)
- 【請求項１】少なくともエミッタ層がベース層よりも禁
制帯幅の広い材料からなるヘテロ接合バイポーラトラン
ジスタと、複数の対向電極からなる容量とを少なくとも
有する集積回路装置において、前記ヘテロ接合バイポー
ラトランジスタの電極金属と同一層からなる前記容量に
おける下層の対向電極と、前記下層の対向電極と前記容
量における上層の対向電極とを接続するコンタクト層な
らびに一層配線金属と同一層からなる前記容量における
中間層の対向電極と、二層配線金属と同一層からなる前
記上層の対向電極とを有することを特徴としたヘテロ接
合バイポーラトランジスタ集積回路装置。 - 【請求項２】ヘテロ接合バイポーラトランジスタがエミ
ッタアップ型であり、下層の対向電極がコレクタ電極金
属である請求項１記載のヘテロ接合バイポーラトランジ
スタ集積回路装置。 - 【請求項３】ヘテロ接合バイポーラトランジスタがコレ
クタアップ型であり、下層の対向電極がエミッタ電極金
属である請求項１記載のヘテロ接合バイポーラトランジ
スタ集積回路装置。 - 【請求項４】基板上に、第１導電型のコレクタ層と、第
２導電型のベース層と、第１導電型であって少なくとも
前記ベース層よりも禁制帯幅の広い材料からなるエミッ
タ層との少なくとも３層からなる多層膜構造材料を形成
する工程と、素子間分離となる高抵抗層を形成する工程
と、エミッタ領域またはコレクタ領域以外の前記ベース
層を露呈する工程と、コレクタもしくはエミッタの電極
と容量の下層の対向電極とになる電極金属を形成する工
程と、一層配線金属により前記下層の対向電極上のコン
タクト層と前記容量の中間層の対向電極と一層配線とを
形成する工程と、二層配線金属により前記コンタクト層
を介し前記下層の対向電極に接続した前記容量の上層の
対向電極と二層配線とを形成する工程とを含むことを特
徴としたヘテロ接合バイポーラトランジスタ集積回路装
置の製造方法。
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| JP4165846A JP2940306B2 (ja) | 1992-06-24 | 1992-06-24 | ヘテロ接合バイポーラトランジスタ集積回路装置およびその製造方法 |
| US08/175,664 US5409846A (en) | 1992-06-24 | 1993-12-30 | Method of fabricating a semiconductor device including heterojunction bipolar transistor |
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|---|---|---|---|
| JP4165846A JP2940306B2 (ja) | 1992-06-24 | 1992-06-24 | ヘテロ接合バイポーラトランジスタ集積回路装置およびその製造方法 |
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| JPH0613552A JPH0613552A (ja) | 1994-01-21 |
| JP2940306B2 true JP2940306B2 (ja) | 1999-08-25 |
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| JP4165846A Expired - Fee Related JP2940306B2 (ja) | 1992-06-24 | 1992-06-24 | ヘテロ接合バイポーラトランジスタ集積回路装置およびその製造方法 |
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- 1992-06-24 JP JP4165846A patent/JP2940306B2/ja not_active Expired - Fee Related
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1993
- 1993-12-30 US US08/175,664 patent/US5409846A/en not_active Expired - Fee Related
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