JPH02292853A

JPH02292853A - 化合物半導体集積回路およびその製造方法

Info

Publication number: JPH02292853A
Application number: JP11302289A
Authority: JP
Inventors: Kohei Moritsuka; 宏平森塚
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1989-05-02
Filing date: 1989-05-02
Publication date: 1990-12-04

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の目的〕（産業上の利用分野）本発明は、化合物半導体装置およびその製造方法に係り
、特にその容量素子に関する。

（従来の技術）集積回路技術において、モノリシックに集積化された容
量素子（キャバシタンス）は回路を溝成する重要な一要
素である。通常、このような容量素子をモノリシックに
集積化するために用いられる方法には、大別して以下の
３通りの方法がある。

一■ＭＯＳ接合、ｐｎ接合またはショットキー接合等の
接合容量を用いる方法 ■金属層、絶縁層、金属層の３層を積層し、上下の金属
間容量を用いる方法 ■絶縁層上に相対向する２つの導体層を設け、その導体
層間の容量を用いる方法一これらの方法のうち、■の方法は、通常バイポーラトラ
ンジスタあるいは電界効果トランジスタ中に存在する接
合容量をそのまま流用することができるため、トランジ
スタの製造工程に何等付加工程を要することなく、容量
をモノリシックに作り込むことができ、最も安価で工業
的価値の高い方法である。また、他の２つの方法に比べ
、小面積で大きな容量を得ることができる点でも工業的
価値は高い。しかしながら、接合容量そのものの性質と
して、直流バイアスによって容量値が変化したり、半導
体層へのドーピングｌ農度によって容量値が変化する等
の問題がある。このため、容量値の精度に対する要求が
比較的緩い増幅器の段間結合容量や電源のデカップリン
グ容二としては使用可能であるが、増幅器の周波数特性
を決定するビーキング回路中の容量等、容ｍ圃の高い精
度が要求される場合には使用できないという欠点がある
。

この点では、■の方法は、金属層に挾まれる絶縁膜の誘
電率と厚さで容量値が決定されるため、容量値の制御が
容易で、容量値の高い精度が要求される場合にも適用可
能である。しかしながら、この方法では、トランジスタ
の製造工程とは別に新たにその構造を実現させるための
工程を付加する必要があり、■の方法に比べて製造コス
トが高いという問題がある。また、集積回路中で使用さ
れる絶縁膜は酸化シリコン膜や窒化シリコン膜が主流で
あるが、これらの絶縁膜の誘電率はシリコンや砒化ガリ
ウム等の半導体層に比べて小さく、所定の容量値を実現
するためには、■の方法に比べて大面積を必要とし、高
集積化に際しては好ましい方法とはいえない。また、単
位面積当たりの容量を増大させるために絶縁膜の厚みを
減ずるとビンホールの発生等の不良を招き易く、この観
点からも単位面積当たりの容量値の確保に限界があると
いう問題があった。ただし、この方法は、金属層による
２層配線構造を用いた集積回路においては、この２層配
線構造中に自然に含まれるため、製造単価の上昇は回避
できる。しかしながら半導体素子の高速動作のためには
、配線間の結合容量を減ずるほう好ましいとされ、容量
素子の占有面積を大きくすることになり、結果として製
造コストの高騰を招いていた。

また、■の方法は、従来最も簡便に高精度容量が実現で
きる方法であるが、導体層間の実効誘電率が最も小さく
、また導体層間の距離もだれているため、３つの方法の
うちでは最も大面積を必要とし、製造単価が高いため、
マイクロ波領域で用いられるデバイスにおいて使用され
ているのみであった。

（発明が解決しようとする課題）このように、従来の集積回路においては、容量値の絶対
精度を保持しつつ、安価で高集積化の可能な容量素子を
得ることは不可能であった。

本発明は、前記実情に鑑みてなされたもので、化合物半
導体集積回路の本来の高速動作特性を維持しつつ、製造
が容易で占有面積が小さく高集積化が可能で、容量値を
高精度に制御することのできる容量素子を提供すること
を目的とする。

（課題を解決するための手段）そこで本発明では、化合物半導体集積回路において素子
分離領域で囲まれた１半導体領域をイオン注入などの方
法によって選択的に空乏化せしめて高抵抗化し、この高
抵抗化された半導体領域とこれを挾む低抵抗層とによっ
て容量素子を構成するようにしている。

また、本発明の方法によれば、化合物半導体集積回路の
製造に際し、半導体基板上に化合物半導体からなる第１
の低比抵抗層、化合物半導体からなる第２の低比抵抗層
を順次形成し、さらにこの第２の低比抵抗層に対し選択
的にイオン注入を行い残留キャリアを補償して空乏化し
、第３の高比抵抗層を形成し、さらにこの上層に化合物
半導体からなる第４の低比抵抗層を形成したのち、少な
くともこの第３の高比抵抗層を囲むように素子分離領域
を形成し、電極取りだしを行い、所望の半導体素子を形
成すると共に、前記第３の高比抵抗層を囲む素子分離領
域内では前記第１の低比抵抗層および前記第４の低比抵
抗層にそれぞれコンタクトするように電極形成をおこな
っている。

（作用）上記構成によれば、誘電性層は完全に空乏化しているた
め、容量値はドーピング濃度や印加電圧によって変動を
受けることなく所望の値に維持できるため、絶対容量値
を高精度に制御することが可能となる。

また、誘電率の大きい半導体層を誘電体層として用いて
いるため、単位面積当たりの容量値を従来の酸化シリコ
ンや窒化シリコンに比べ２〜４倍にすることが可能とな
る。

さらに、本発明の方法によれば、化合物半導体集積回路
の製造工程において、何等付加工程を要することなく形
成でき、しかも、容量値の高精度の制御が可能となる。

（実施例）以下、本発明実施例のへテロ接合バイポーラトランジス
タ集積回路について、図面を参照しつつ詳細に説明する
。

このヘテロ接合バイポーラトランジスタ集積回路は、増
幅器を構成するもので、半絶縁性の砒化ガリウム（　Ｇ
ａＡｓ）基板１の表面に、膜厚０．５μｍのｎ＋ＧａＡ
ｓ層２からなるコレクタコンタクト層、膜厚０．５μｍ
、キャリア濃度５　Ｘ　１　０　１６Ｃｍ’のｎ　−　
ＧａＡｓ層からなるコレクタ層３、膜厚０．１μｍ、キ
ャリア濃度５　Ｘ　１　０　１９ｃｍ−３のｐ”　Ｇａ
Ａｓ層からなるベース層４、膜厚０．２μｍ，キャリア
濃度５×１０１７Ｃｆｆｉ−３のｎ−ＡＩＧａＡｓ層か
らなるエミッタ層５とからなり、外部ベース領域を、プ
ロトンの注入によって高比抵抗化されたＧａＡｓ層７と
したヘテロ接合バイポーラトランジスタＴｒと、これに
隣接するように高比抵杭の素子分離領域８を介して、前
記半導体層と同一工程で形成された形成された膜厚０．
５μｍのｎ　＋　ＧａＡｓ層２とプロトンの注入によっ
て高比抵抗化されたＧａＡｓ層７と膜厚０　，　　１μ
ｍ　％キャリア濃度５　Ｘ　１　０　１９Ｃｍ−３のｐ
＋ＧａＡｓ層４とによって形成されたキャパシタＣａと
から構成されている。

ここで、トランジスタＴｒにおいて９はコレクタ電極、
１０はベース電極、１１はエミッタ電極であり、また、
このコレクタ電極９およびベース電極１０はキャパシタ
領域では、それぞれ第１のキャパシタ電極９Ｃおよび第
２のキャパシタ電極１０ｃを構成している。

次に、このヘテロ接合バイポーラトランジスタ集積回路
の製造工程について説明する。

まず、第２図（ａ）に示すように、半絶縁性のＧａＡｓ
基板１の表面にガスソースＭＢＥ法により、膜厚０．５
μｍのｎ　＋　ＧａＡｓ層２、膜厚０．５μｍ，キャリ
ア濃度５×１０１６ｃｍ−３のｎ　−　ＧａＡｓ層３、
膜厚０，１μｍ、キャリア濃度５　Ｘ　１　０　’９ｅ
ｍ−３のｐ＋　ＧａＡｓ層４、膜厚０　．　　２　ｕ　
ｍ　％キャリア／］ｊ！：５ｘ１　０　１７ｃｍ−３の
ｎ　−　ＡＩＧａＡｓ層５を順次積層する。

続いて、第２図（ｂ）に示すように、フォトレジストパ
ターン６をマスクとして前記ｎ　−　ＡＩＧａＡｓ層５
を選択的にエッチング除去し、さらに基板表面全体に加
速エネルギー７ＯＫｅＶＳａ度７×１０一２ ′Ｉ２ｃ　ｍ　　でプロトンを打ち込み、高比抵杭のＧ
ａＡｓ層７を形成する。このとき、キャパシタ形成領域
には全体にプロトンを打ち込み、高比抵抗のＧａＡｓ層
７を形成する。このようにして、マスク被覆された領域
以外には深さ０．６μ””’　ｓ　７　Ｘ　Ｉ　Ｑ　１
６　ｃ■一３の深いアクセプタ準位を有する結晶欠陥が
誘起され、高比抵杭のＧａＡｓ層７が形成されている。

一方、ｎ　＋　ＧａＡｓ層２およびｐ　＋　ＧａＡｓ層
４は、プロトン照射により誘起されたアクセプタ準位濃
度より十分に高くドーピングされているため、比抵抗の
変化はほとんど認められない。

続いて、第２図（Ｃ）に示すように、素子分離領域形成
部に加速エネルギー２００ＫｅＶ，ａ度ＩＸ　１　０　
１５ｃ　ｍ　　でプロトンを打ち込み、高比抵杭のＧａ
Ａｓ層よりなる素子分離領域８を形成する。

この後、第２図（ｄ）に示すように、マスクを介してコ
レクタコンタクト形成領域およびキャパシタの第１のキ
ャパシタ電極形成領域のｐ＋ＧａＡｓ層４および高比抵
杭のＧａＡｓ層７を選択的にエッチング除去し、コレク
タコンタクトおよび第１のキャパシタコンタクトとして
のｎ　＋　ＧａＡｓ層２を露呈せしめ、コレクタ電極９
および第１のキャパシタ電極９ｃを形成する。

この後、ベース電極１０および第２のキャパシタ電極１
０ｃを形成し、さらにエミッタ電極１１を形成し、第１
図に示したようなペテロ接合バイポーラトランジスタ集
積回路が完成する。ここで、キャパシタ面積すなわち第
１および第２のキャパシタ電極の挾まれた部分の面積は
９０μｍ×３２μｍとした。

このように、本発明実施例の方法によればバイポーラト
ランジスタの製造工程に何等付加工程を加えることなく
、同時にキャパシタを形成することができる。

また、このようにして形成されたキャパシタは、低抵抗
のｎ　＋　ＧａＡｓ層と低抵抗のｐ　＋　ＧａＡｓ層と
によって完全に空乏化した高比抵抗のＧａＡｓ層が挾ま
れた構造であるため、通常のｐｎ接合容量のようなコレ
クタ・ベース間の直流電圧に対する依存性がほとんど認
められず、安定な特性を維持することができる。

また、単位面積当たりの容量値は、高比抵杭のＧａＡｓ
層７の厚さによって決定されるが、この層の厚さはＭＢ
Ｅ法やＭＯＣＶＤ法等の均一性に優れたエビタキシャル
成長法によって作成されるため、高精度の容量値コント
ロールが可能である。

このようにして形成されたキャパシタの容量値を第３図
にコレクタ・ベース間電圧の関数として測定した結果を
示す。ここで、容量値は０．６７ｐｆであり、設計値に
対する誤差は１％以下であった。また、直流バイアス依
存性もほとんどないことがわかる。

また、この素子を、２ＧＨｚから２０ＧＨｚまでの周波
数帯域でのアドミッタンスチャートを第４図に示す。こ
の図から、２ＧＨｚから２０ＧＨｚまでの高周波帯域に
おいても、直列インダクタンスなどの影響は認められず
、容量素子として十分な機能を果たしていることが分か
る。

さらに、この構造では、埋め込みコレクタ層の抵抗が直
列抵抗として容量に付加されるが第４図のアドミッタン
スチャートから検討した結果、このキャパシタ部分の等
価回路は第５図に示すようになり、この直列抵抗の値は
３Ωと極めて小さいことが分かる。従って、キャパシタ
は、８０ＧＨｚまで使用可能であることが分かる。

このヘテロ接合バイポーラトランジスタとキャパシタと
からなるこの増幅器の等価回路を第６図に示す。ここで
は、キャパシタは２５Ωのエミツタ帰還抵抗と並列に接
続され、増幅器かＩＯＧＨＺ付近でピーキング特性を持
つように設計されている。この増幅器の周波数特性は第
７図に示すように、１０ＧＨｚ付近でピーキング特性を
持っていることがわかる。

なお、前記実施例では、ヘテロ接合バイポーラトランジ
スタの各層をそのまま利用した例について説明したが、
第８図に変形例を示すように、ベースコンタクトを構成
するｎ　＋　ＧａＡｓ層４を除去し、高比抵杭のＧａＡ
ｓ層７に直接第２のキャパシタｌｆｉ極１０ｃを形成す
るなど、適宜変更可能であることはいうまでもない。

〔発明の効果〕

以上説明してきたように、本発明によれば、化合物半導
体集積回路において素子分離領域で囲まれた１半導体領
域をイオン注入などの方法によって選択的に空乏化せし
めて高抵抗化し、この高抵抗化された半導体領域とこれ
を挾む低抵抗層とによって容量素子を構成するようにし
ているため、印加電圧の変動に対しても容量値の変動が
なく、単位面積当たりの容Ｊｉｍの大きい容量素子を得
ることが可能となる。

また、本発明の方法によれば、化合物半導体集積回路の
製造工程において、何等付加工程を要することなく形成
でき、しかも、容量値の高精度の制御が容易に可能とな
る。

【図面の簡単な説明】

第１図は本発明実施例のへテロ接合バイポーラトランジ
スタ集積回路を示す図、第２図（ａ）乃至第２図（ｄ）
は同へテロ接合バイポーラトランジスタ集積回路の製造
工程図、第３図は同集積回路中のキャパシタの容量値と
コレクタ・ベース間電圧との関係を示す図、第４図はこ
のキャパシタのアドミッタンスチャートを示す図、第５
図は同集積回路のキャパシタ部分の等価回路を示す図、
第６図はへテロ接合バイポーラトランジスタとキャパシ
タとからなるこの増幅器の等価回路を示す図、第７図は
増幅器の周波数特性を示す図、第８図は本発明のキャパ
シタの変形例を示す図である。１・・・半絶縁性の砒化ガリウム（　ＧａＡｓ）基仮、
２・・・ｎ　＋　ＧａＡｓＨ　（コレクタコンタクト層
）　、３　−　ｎ−　ＧａＡＳ層（コレクタ層）　、４
−ｐ＋　ＧａＡｓ層（べ−ス層）　、５−ｎ　−　ＡＩ
ＧａＡｓ層（エミッタ層）　　７・・ＧａＡｓ層（外部
ベース領域）、８・・・素子分離領域、Ｔｒ・・・ヘテ
ロ接合バイポーラトランジスタ、Ｃａ・・・キャパシタ
、９・・・コレクタ電極、９ｃ・・・第１のキャパシタ
電極、１０・・・ベース電極、１０ｃ・・・第２のキャ
パシタ電極、１１・・・エミッタ電極。〜第３図第図第５図第６図第図

Claims

【特許請求の範囲】

（１）半導体基板内に形成された素子分離領域内に、第１および第２の低比抵抗層によって、これらの層の間で完全に空乏化された第３の高比抵抗層を
挾んだ積層構造の容量素子を具備するようにしたことを
特徴とする化合物半導体集積回路。
（２）前記半導体基板は、バイポーラトランジスタを含
み、前記第１の低比抵抗層、第３の高比抵抗層および第２の低比抵抗層は、それぞれバイポーラトラン
ジスタの埋め込みコレクタ層、コレクタ層およびベース
層と同一の半導体層から構成されていることを特徴とす
る請求項（１）記載の化合物半導体集積回路。
（３）半導体基板上に化合物半導体からなる第１の低比
抵抗層を形成する第１の低比抵抗層形成工程と、化合物半導体からなる第２の低比抵抗層を形成する第２の低比抵抗層形成工程と、前記第２の低比抵抗層に対し選択的にイオン注入を行い残留キャリアを補償して空乏化し、第３の
高比抵抗層を形成する第３の高比抵抗層形成工程と、化合物半導体からなる第４の低比抵抗層を形成する第４の低比抵抗層形成工程と、このようにして形成された半導体層内に、少なくとも前記第３の高比抵抗層を囲むように素子分離
領域を形成し複数の素子領域に分割する素子分離工程と
、電極取りだしを行い、所望の半導体素子を形成すると共に、前記第３の高比抵抗層を囲む素子分離
領域内では前記第１の低比抵抗層および前記第４の低比
抵抗層にそれぞれコンタクトするように電極形成をおこ
なうことにより、第１および第４の低比抵抗層によって
、これらの層の間で完全に空乏化された第３の高比抵抗
層を挾んだ積層構造の容量素子を形成する電極形成工程
とを含むようにしたことを特徴とする化合物半導体集積
回路の製造方法。