JPS589359A - Ｍｏｓ集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明はＭｏｌ　）ランジスタを用いた集積回路に関
する。

集積回路技術の進歩に伴い、Ｍｏｌ集積回路の一層の高
密度化、大盤化に関する技術が各所で研究されているが
、従来より集積度向上を難しくしている要因の一つに、
　Ｍｏｌ　）ランジスタのソース、ドレインの各コンタ
クトのとす方の問題がある０例えば第１図のよう表等価
回路で示されるＭｏｌ・ＩＣメモリを岡にとってその問
題点を明らかにする６ｇ１図において、Ｍｌｌ　＃Ｍｘ
ｓ　　ａ　Ｍｓｓ　　＃　Ｍｌｌ　ＦｉｌｌえばＦＡＭ
Ｏ８のようなメモリ素子であり％８１１　　＃　ａｌｌ
　　＊　８鵞１６８１１がこれらを選択するためのスイ
ッチ素子としてのＭｏｌ　）ランジスタであって、これ
らＭｏｌ　）ランジスタの行方向にダートを共通接続し
たＸｌ。

Ｘ寓線と列方向にドレインを共通接続したＹ　１　ｅＹ
ｓ　＠によりメモリ素子を選択するようになっている。

即′ち、（Ｘｓ　　ｅＹｓ　　）が選択されることによ
シ、メモリ素子Ｍｌｌが選択される。なお、ｖＣＣはア
ース線である。

このようなＭｏｌ　−Ｉ　Ｃメモリを、例えばｘｌ。

Ｘ、　ｌｉＫ：多結晶シリコン膜を用い、Ｙ１＋Ｙ１お
よびｖｅｅ　ｉＣＡｔを用いて作った場合の構成を、製
造工１！を追りて第２図〜第５図で説明すると次のよう
に表る。なお、便宜上、以下の説明ではメモリ素子Ｍｌ
ｌ　　・Ｍ■　、Ｍ、１　　・Ｍ■は省略し、回路的に
は意味がなくなるが、Ｍｏｌ　）ランジスタＳ■　＃Ｓ
■　＃Ｓ雪！　、Ｓ■のみの配列を考える。

第２図〜第５図において、（ａ）は各工程の平面図であ
り、（ｂ）　、　（ｃ）はそれぞれ（ａ）のｒ　−１’
、■−１′断面図を示している。即ち、まず第２図（ａ
）　（ｂ）に示すように、鍔えばｎ型８１基板１を用い
、その表面に厚いフィールド酸化Ｈ２を形威し、この酸
化Ｍｌをエツチングしてトランジスタを作ルヘｌｆｆ１
性領域ｓを露比させる。次に、１ＩＣ３図（ａ）　（ｂ
）（＠）に示すように、ダート酸化ｊ［４を形成した後
、前述のＸ１ａＸ寓線となるべき帯状多結晶シリコンｇ
ｉｌｔ；を形成し、この多結晶シリコン膜５およびフィ
ールド酸化Ｍ２をマスクとして活性領域ＩＫ不純物をド
ープしてソース、ドレイン領域となるｐ中層Ｃを形成す
る。これにより、列方向にソースを共通にし九ＭＯ＆　
）　５ンジスタ対が２つ得られる。

次に、菖４図（ａ）　（ｂ）　Ｋ示すように、全面に厚
い酸化Ｍ１を化学蒸着法にょシっけ、これをエツチング
して各ソースおよびドレインのコンタクトホール８を形
成する。そして、第５図（１）　（ｂ）に示すように列
方向に各トランジスタのドレインを共通接続し、ま念全
てのソースを共通接続するようにＡｔ蒸着！ｉ１９を配
設し前述のｙｍ、ｙ。

線およびＶｃｅ［ｉｌを形成して完成する。

ところで、このような従来の構成で高集積化を妨げてい
るのは、ソース、ドレインのコンタクトのとシ方である
。即ち、＠４図、第５図から明らかなように、コンタク
トホール８Ｆｉソース側、ドレイン側のそれぞれに設け
ている。従って、飼えばコンタクトホール８の大きさを
８μ×８μとし、マスク上の余、裕をとるなめ各コンタ
クトホール８から多結晶シリコン膜５までの距離を４μ
とすると、多結晶シリコン膜５からなるＸ　１　　ｅ　
Ｘ　震腋の間隔＃ｉ１６μとなる。

多結晶シリコン膜５の輻を８ｊ１とすると、その間隔＃
ｉ幅の２倍もあシ、多数のＭＯＳ　）　？ンジスタを集
積する場合には、これが集積度向上を妨げる大きな原因
となっている。

この発明の目的は、上記した欠点を除き、高密度集積化
を図シ得るＭＯ８集積回路を提供することにある。

この発明の特徴は、ＭＯＳ　）ランジスタのソース、ド
レインのコンタクトのとシ方にある。即ち、所望のＭＯ
Ｓ　）ランゾスタのソースを九はドレインの一方に１Ｉ
ｃｌの多結晶シリコン膜でダイレクトコンタクトをとシ
、この第１の多結晶シリコン膜を上記ＭＯ８）ランジス
タのｒ−）を構成する第２の多結晶シリコン膜と交差す
るよう鮪２の多結晶シＩｌコン膜の下を通すようにした
ものである。

第２図〜第５図で説明した例に対応するこの発明の実ｊ
１１ｆＲを第６図〜第１１図を用いて説明する。なお、
各図において（ａ）は平面図であシ、（ｂ）　、　（ｅ
）　、　（ｄ）　ｔｉｔそれぞれ（ａ）のＩ　−ｒ’、
ト」′、■−厘′断面図である。ｔず、第６図（ａ）（
ｂ）に示すように％ｖ１ｆＪＩＢｉ基板１１”ｋ用い、
その表面に厚いフィールド酸化Ｍｉｘｓを形成し、これ
をエツチングしてトランジスタを作るべき活性領域ＩＳ
Ｏ他、ダイレクトコンタクトをとるための領域１４Ｙｔ
露出させる。次に第７図（ｊ）（ｔ＋）に示すようＫｆ
’−）酸化１１１１１を形成し、領域１４にけエツチン
グによシダイレクトコンタクト用ホール１６をあける。

そして、第８図（１）　（ｂ）に示すように、コンタク
ト用ホール１６で基板と接触するＶｃｏｉｉとなる帯状
のｊｌｌの多結晶シリコン１１ｉｘｙを形成する。その
後、一旦ダート酸化膜１５を除去する。そして、第９図
（ａ）　（ｂ）　（ｃ）に示すように再度ダート酸化膜
１８を形成し、多結晶シリコン膜１７の表面も酸化膜で
覆りて、その上ＫＸ１　　、Ｘ、Ｊｌとなる帯状の第２
の多結晶シリコン膜１９を配設し念後、この多結晶シリ
コン膜１９およびフィールド酸化Ｈ１２をマスクとして
、ソース、ドレイン領域に不純物拡散を行ってｐ中層２
０を形成する。このとき、多結晶シリコンＪ［１７が基
板１）と直接接触している部分では不純物が多結晶シリ
コンＭ１２を介して基板１ノに浅く拡散され、第９図（
ｅ）に示したよりに、ソース領域となるｐ中層２ｏと多
結晶シリコン１１１４１７とのダイレクトコンタクトが
完成する。そ□の後、１ｇ１０図（ａ）’　（ｂ＞に示
すように、全面に化学蒸着法によシ厚い酸化ＩＭ２Ｊ’
ｆｒっけてハシヘーシ、ンを行い、工、・チ゛ングによ
シコンタクトホールｊ　ｊ　ａ　ｅ　ｊ　ｊ　ｂをあけ
る。２２ａはドレインのコンタクトホールで＠ｌ）、ｘ
ｚｂはソースとダイレクトコンタクトしている多結晶シ
リ；ン膜１７とのコンタクトを行うためのホールであっ
て、図のようにこれらＦｉダート電極としての多結晶シ
リコン膜１９に対して一方に集められている。そして１
１１図（１）〜（ｄ）に示すように、列方向の各トラン
ジスタのドレインを共通接続するＡｔ蒸着膜２３ａおよ
び全てのソースを共通接続するように多結晶シリコン膜
１１とコンタクトするｋｌ蒸着膜２３ｂを配設し、Ｙｌ
＋Ｙｌ線およびＶＣＣ線を形成して完成する。

即ち、ＭｏＳトランジスタのソースはダイレクトコンタ
クトする多結晶シリコン膜１７を介して、ドレイン側で
Ａｔ蒸着＄２３ｂによシ取シ出されることになる。

このような構成とすれば、例えば第６図（１）でダイレ
クトコンタクトをとる領域１４の幅を５μとし、この領
域１４から２μの余裕をとって多結晶シリコン膜１９を
配設すると、ＸｇｅＸ！線の間隔は９μとなり、従来列
に比較して７μ減することになる。１つのトランジスタ
対について７μ減であるから％飼えば列方向に５００個
のトランジスタを設ける集積回路では、７μＸ２５０＝
１７５０μ減となり、従って大規模集積回路（ＬＳＩ　
）に適用すれば大幅な集積度向上が期待できる・なお、
ダイレクトコンタクトをとる値域１４の幅を従来のコン
タクトホール８の幅より狭くできる理由は、第４図（ｂ
）と第７図（ｂ）とを比較して判るように本実施例の方
がコンタクト用ホール１６の深さを浅くできるからであ
る。さらに、コンタクト用ホール１６と多結晶シリコン
膜１９との間隔を従来より狭くできる理由は、コンタク
ト用ホール１６を介してソースにつながる多結晶シリコ
ン１１８１７上に酸化膜１８を介して多結晶シリコン膜
１９を配設できるためである。このことから多結晶シリ
コン膜１９が領域１４と一部重なるように配設すること
も可能となシ、集積度のより一層の向上をはかることが
できる。ここで、前記第１の多結晶シリコン膜Ｚ７＃１
ＶｅｃとなるＡＡ蒸着膜Ｊ　Ｊ　ａの下に配設されるの
で、この多結晶シリコン膜１ｒｔ設けること和より集積
度が低下することはない、ｔた、上記実施列で、ダイレ
クトコンタクトに用いている多結晶シリコン膜１’；！
ＦｉアースｔｔＣ＠されるので、横方向の各トランジス
タ間のリークを防ぐシールドを兼ねるという効果がある
。

なお、この発明は上記実施例に限られるものではなく、
あらゆるＭＯ８集積回路に適用して効果がある。ｌＦｌ
えば、１１！１２図のような等価回路で示されるデコー
ダ回路の一部についてこの発明を適用し穴場合のパター
ンを第１３図に示す。

また、第１４図（ａ）　（ｂ）　（（１）　Ｋ第１３図
のＩ　−Ｔ’　、■−１’、Ｉ−璽′断面をそれぞれ示
す６　ｇ　１２図に示すデコーダ回路においてはＸＩ　
　ａ　Ｘｓ　　＃　ＸｓＩ！ｉ！に入力される情報に応
じて出力端Ｚ！　、Ｚ。

に出力される情報が選択される。的えは、ＸｌＫ「１」
、Ｘ、にｒＯＪ、Ｘ、　［ｒ　ＯＪ＄入力されると、出
力端ｚ１にはｒ　ＯＪ、２重には「１」が出力されるも
のとなっている。第１３図は第１２図のＭｏ８　）ラン
ジスタＱ目　＋Ｑｍ＊ｅＱｓｓの部分のパターンである
。即ち、３１がフィールド酸化膜、３２が第１の多結晶
シリコン膜、３３が第２の多結晶シリコン膜、３４がＡ
Ａ蒸着膜であり、Ａが第１の多結晶シリコン膜３２とト
ランジスタＱｌｌ　　ｅ　Ｑｓｓ　’Ｉのソースとのダ
イレクトコンタクト部、ＢがＡｊ蒸着膜３４と各トラン
ジスタのドレインとのコンタクト部、ＣがＡｊ蒸着膜３
４と第１の多結晶シリコン膜３２とのコンタクト部であ
る。つまり、トランジスタＱｍｘ＋Ｑｓｍのソースは第
１の多結晶シリコンＪ［３２によりダイレクトコンタク
トがとられ、ドレイン側に導かれてアース線としてのＡ
ｊ蒸着膜３４に接続されており、この結果ＸＩ。

ｘ雪の間隔が非常に小さくなっている。また、７１線に
接続されるトランジスタＱｔｔ　とｙ。

線に接続されるトランジスタＱｓｍ　　＃　Ｑｓｓ　ト
は、フィールド酸化膜３１上をはう第１の多結晶シリコ
ンｊ［ｓ　ｘ　Ｋより互いにシールドされる構造になっ
ている・なお、製造工程は先の実施的と同様であるので
説明を省略する・ その他、Ｃ−ＭＯ８集積回路は勿論、ｎチャネルＭＯ８
集積回路にも同様にこの発明を適用できる。なお、本明
細書忙いうＭＯ８集積回路は最広義のものであって、金
属−絶縁物一半導体構造のトランジスタを有するあらゆ
る集積回路を含むものである。

【図面の簡単な説明】

Ｉｓ１図はＭＯＳ　−Ｉ　Ｃメモリの一部の醇価回路図
、第２図〜第５図はそのＩＣメモリの従来の構成例を製
造工程順に示したもので各図の（、）は平面図、（ｂ）
　、　（ｅ）はそれぞれ（ａ）のＴ−１’、Ｉ−Ｐ断面
図、第６図〜第１１図はこの発明の一実施列の構成を製
造工程順に示したもので各図の（ａ）は平面図、（ｂ）
　、　（ｃ）　、　（ｄ）　＃ｉそれぞれ（ａ）のｒ　
−１’　。 １−１’、Ｉ［−Ｉ’断面図、！１２図はＭＯＳ　）　
ランジスタを用いたデコーダ回路の一部を示す等価回路
図、第１３図は１１ｇ１２図のデコーダ回路の集積回路
化にこの発明を適用した実施列の７４ターンの一部を示
す図、第１４図（ａ）　（ｂ）　（ｅ）はそれぞれ棺１
３図の１−１’、　ＩＦ−１’、　ｌｌｌ−１’断面図
である。 １１・・・ｎ型Ｓ１基板、１２・・・フィールド酸化膜
、１３・・・活性領域、１４・・・ダイレクトコンタク
ト領域、１５・・・ダート酸化膜、１＃−・・・ダイレ
クトコンタクト用ホール、１７・・・第１の多結晶シリ
コン膜、１８・・・ダート酸化膜、１９・・・第２の多
結晶シリコレ膜、２ｏ・・・ｐ中層、２１・・・酸化膜
、２２　ａ　、　ｊ　Ｊ　ｂ　・”コンタクトホール、
；１３ｍ。 ｊｏｂ・・・Ａｔ蒸着膜。 出願人代理人　　弁理士　鈴　江　武　彦第６ （ａ） 第７ （ａ） （ｂ） １ 図 （ｂ） 第Ｅ （ａ） ｌ′ （ｂ） 第１２囚 第１４図 （ａ） （ｂ）

Claims (1)

【特許請求の範囲】
1. 所望のＭｏｌ　）　？ンジスタのソースまたはドレイン
   の一方に第１の多結晶シリコン膜でダイレクトコンタク
   トをとり、この第１の多結晶シリコン膜を上記ＭＯ８）
   　ｊンジスタのダートを構成する鎮２の多結晶シリコン
   膜と交差するよう該膜下を通すことを特徴とするＭｏｌ
   集積回路。