JPS584456B2 - Ｍｏｓ シユウセキカイロ - Google Patents
Ｍｏｓ シユウセキカイロInfo
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- JPS584456B2 JPS584456B2 JP49100049A JP10004974A JPS584456B2 JP S584456 B2 JPS584456 B2 JP S584456B2 JP 49100049 A JP49100049 A JP 49100049A JP 10004974 A JP10004974 A JP 10004974A JP S584456 B2 JPS584456 B2 JP S584456B2
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- polycrystalline silicon
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 37
- 239000002184 metal Substances 0.000 claims description 2
- 230000010354 integration Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 239000000758 substrate Substances 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000005530 etching Methods 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- -1 and S11 Chemical compound 0.000 description 1
- XUFQPHANEAPEMJ-UHFFFAOYSA-N famotidine Chemical compound NC(N)=NC1=NC(CSCCC(N)=NS(N)(=O)=O)=CS1 XUFQPHANEAPEMJ-UHFFFAOYSA-N 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
この発明はＭＯＳトランジスタを用いた集積回路に関す
る。
る。
集積回路技術の進歩に伴い、ＭＯＳ集積回路の一層の高
密度化、大型化に関する技術が各所で研究されているが
、従来より集積度向上を難しくしている要因の一つに、
ＭＯＳトランジスタのソース、ドレインの各コンタクト
のとり方の問題がある。
密度化、大型化に関する技術が各所で研究されているが
、従来より集積度向上を難しくしている要因の一つに、
ＭＯＳトランジスタのソース、ドレインの各コンタクト
のとり方の問題がある。
例えば第１図のような等価回路で示されるＭＯＳ・ＩＣ
メモリを例にとってその問題点を明らかにする。
メモリを例にとってその問題点を明らかにする。
第１図において、Ｍ１１，Ｍ１２，Ｍ２１，Ｍ２２は例
えばＦＡＭＯＳのようなメモリ素子であり、Ｓ１１，Ｓ
１２，Ｓ２１，Ｓ２２がこれらを選択するためのスイッ
チ素子としてのトランジスタであって、これらＭＯＳト
ランジスタの行方向にゲートを共通接続したＸ１，Ｘ２
線と列方向にドレインを共通接続したＹ１，Ｙ２線によ
りメモリ素子を選択するようになっている。
えばＦＡＭＯＳのようなメモリ素子であり、Ｓ１１，Ｓ
１２，Ｓ２１，Ｓ２２がこれらを選択するためのスイッ
チ素子としてのトランジスタであって、これらＭＯＳト
ランジスタの行方向にゲートを共通接続したＸ１，Ｘ２
線と列方向にドレインを共通接続したＹ１，Ｙ２線によ
りメモリ素子を選択するようになっている。
即ち、Ｘ１，Ｙ１が選択されることにより、メモリ素子
Ｍ１１が選択される。
Ｍ１１が選択される。
なお、■ｃｃはアース線である。
このようなＭＯＳ・ＩＣメモリを、例えばＸ１，Ｘ２線
に多結晶シリコン膜を用い、Ｙ１，Ｙ２および■ｃｃに
Ａｌを用いて作った場合の構成を、製造工程を追って第
２図〜第５図で説明すると次のようになる。
に多結晶シリコン膜を用い、Ｙ１，Ｙ２および■ｃｃに
Ａｌを用いて作った場合の構成を、製造工程を追って第
２図〜第５図で説明すると次のようになる。
なお、便宜上、以下の説明ではメモリ素子Ｍ１１，Ｍ１
２，Ｍ２１，Ｍ２２は省略し、回路的には意味がなくな
るが、ＭＯＳトランジスタＳ１１，Ｓ１２，Ｓ２１，Ｓ
２２のみの配列を考える。
２，Ｍ２１，Ｍ２２は省略し、回路的には意味がなくな
るが、ＭＯＳトランジスタＳ１１，Ｓ１２，Ｓ２１，Ｓ
２２のみの配列を考える。
第２図〜第５図において、ａは各工程の平面図であり、
ｂ，ｃはそれぞれａのＩ−Ｉ′、ＩＩ−ＩＩ′断面図を
示している。
ｂ，ｃはそれぞれａのＩ−Ｉ′、ＩＩ−ＩＩ′断面図を
示している。
即ち、まず第２図ａ，ｂに示すように、例えばｎ形Ｓｉ
基板１を用い、その表面に厚いフィールド酸化膜２を形
成し、この酸化膜２をエッチングしてトランジスタを作
るべき活性領域３を露出させる。
基板１を用い、その表面に厚いフィールド酸化膜２を形
成し、この酸化膜２をエッチングしてトランジスタを作
るべき活性領域３を露出させる。
次に、第３図ａ，ｂ，ｃに示すように、ゲート酸化膜４
を形成した後、前述のＸ１，Ｘ２線となるべき帯状多結
晶シリコン膜５を形成し、この多結晶シリコン膜５およ
びフィールド酸化膜２をマスクとして活性領域３に不純
物をドープしてソース、ドレイン領域となるｐ＋層６を
形成する。
を形成した後、前述のＸ１，Ｘ２線となるべき帯状多結
晶シリコン膜５を形成し、この多結晶シリコン膜５およ
びフィールド酸化膜２をマスクとして活性領域３に不純
物をドープしてソース、ドレイン領域となるｐ＋層６を
形成する。
これにより、列方向にソースを共通にしたＭＯＳトラン
ジスタ対が２つ得られる。
ジスタ対が２つ得られる。
次に、第４図ａ，ｂに示すように、全面に厚い酸化膜７
を化学蒸着法によりつけ、これをエッチングして各ソー
スおよびドレインのコンタクトホール８を形成する。
を化学蒸着法によりつけ、これをエッチングして各ソー
スおよびドレインのコンタクトホール８を形成する。
そして、第５図ａ，ｂに示すように列方向に各トランジ
スタのドレインを共通接続し、また全てのソースを共通
接続するようにＡｌ蒸着膜９を配設し前述のＹ１，Ｙ２
線およびＶｃｃ線を形成して完成する。
スタのドレインを共通接続し、また全てのソースを共通
接続するようにＡｌ蒸着膜９を配設し前述のＹ１，Ｙ２
線およびＶｃｃ線を形成して完成する。
ところで、このような従来の構成で高集積化を妨げてい
るのは、ソース、ドレインのコンタクトのとり方である
。
るのは、ソース、ドレインのコンタクトのとり方である
。
即ち、第４図、第５図から明らかなように、コンタクト
ホール８はソース側、ドレイン側のそれぞれに設けてい
る。
ホール８はソース側、ドレイン側のそれぞれに設けてい
る。
従って、例えばコンタクトホール８の大きさを８μ×８
μとし、マスク上の余裕をとるため各コンタクトホール
８から多結晶シリコン膜５までの距離を４μとすると、
多結晶シリコン膜６からなるＸ１，Ｘ２の線の間隔は１
６μとなる。
μとし、マスク上の余裕をとるため各コンタクトホール
８から多結晶シリコン膜５までの距離を４μとすると、
多結晶シリコン膜６からなるＸ１，Ｘ２の線の間隔は１
６μとなる。
多結晶シリコン膜５の幅を８μとすると、その間隔は幅
の２倍もあり、多数のＭＯＳトランジスタを集積する場
合には、これが集積度向上を妨げる大きな原因となって
いる。
の２倍もあり、多数のＭＯＳトランジスタを集積する場
合には、これが集積度向上を妨げる大きな原因となって
いる。
この発明は上記した欠点を除き、高密度集積化を図った
ＭＯＳ集積回路を提供するものである。
ＭＯＳ集積回路を提供するものである。
この発明の特徴は、ＭＯＳトランジスタのソース、ドレ
インのコンタクトのとり方にある。
インのコンタクトのとり方にある。
即ち、所望のＭＯＳトランジスタのソースまたはドレイ
ンの一方に第１の多結晶シリコン膜でダイレクトコンタ
クトをとり、この第１の多結晶シリコン膜を上記ＭＯＳ
トランジスタのゲートを構成する第２の多結晶シリコン
膜の下を通して他方の側に導き、ソースおよびドレイン
の金属電極配線とのコンタクトをそのＭＯＳトランジス
タのゲートに対して同一の側でとるようにしたものであ
る。
ンの一方に第１の多結晶シリコン膜でダイレクトコンタ
クトをとり、この第１の多結晶シリコン膜を上記ＭＯＳ
トランジスタのゲートを構成する第２の多結晶シリコン
膜の下を通して他方の側に導き、ソースおよびドレイン
の金属電極配線とのコンタクトをそのＭＯＳトランジス
タのゲートに対して同一の側でとるようにしたものであ
る。
第２図〜第５図で説明した例に対応するこの発明の実施
例を第６図〜第１１図を用いて説明する。
例を第６図〜第１１図を用いて説明する。
なお、各図においてａは平面図であり、ｂ，ｃ，ｄはそ
れぞれａのＩ−Ｉ′，ＩＩ−ＩＩ′，ＩＩＩ−ＩＩＩ′
断面図である。
れぞれａのＩ−Ｉ′，ＩＩ−ＩＩ′，ＩＩＩ−ＩＩＩ′
断面図である。
まず、第６図ａ，ｂに示すように、ｎ型Ｓｉ基板１１を
用い、その表面に厚いフィールド酸化膜１２を形成し、
これをエッチングしてトランジスタを作るべき活性領域
１３の他、ダイレクトコンタクトをとるための領域１４
を露出させる。
用い、その表面に厚いフィールド酸化膜１２を形成し、
これをエッチングしてトランジスタを作るべき活性領域
１３の他、ダイレクトコンタクトをとるための領域１４
を露出させる。
次に第７図ａ，ｂに示すようにゲート酸化膜１５を形成
し、領域１４にはエッチングによりダイレクトコンタク
ト用ホール１６をあける。
し、領域１４にはエッチングによりダイレクトコンタク
ト用ホール１６をあける。
そして、第８図ａ，ｂに示すように、コンタクト用ホー
ル１６で基板と接触するＶｃｃ線となる帯状の第１の多
結晶シリコン膜１７を形成する。
ル１６で基板と接触するＶｃｃ線となる帯状の第１の多
結晶シリコン膜１７を形成する。
その後、一旦ゲート酸化膜１５を除去する。
そして、第９図ａ，ｂ，ｃに示すように再度ゲート酸化
膜１８を形成し、多結晶シリコン膜１７の表面も酸化膜
で覆って、その上にＸ１，Ｘ２線となる帯状の第２の多
結晶シリコン膜１９を配設した後、この多結晶シリコン
膜１９およびフィールド酸化膜１２をマスクとして、ソ
ース、ドレイン領域に不純物拡散を行ってｐ＋層２０を
形成する。
膜１８を形成し、多結晶シリコン膜１７の表面も酸化膜
で覆って、その上にＸ１，Ｘ２線となる帯状の第２の多
結晶シリコン膜１９を配設した後、この多結晶シリコン
膜１９およびフィールド酸化膜１２をマスクとして、ソ
ース、ドレイン領域に不純物拡散を行ってｐ＋層２０を
形成する。
このとき、多結晶シリコン膜１７が基板１１と直接接触
している部分では不純物が多結晶シリコン膜１７を介し
て基板１１に浅く拡散され、第９図Ｃに示したように、
ソース領域となるｐ＋層２０と多結晶シリコン膜１７と
のダイレクトコンタクトが完成する。
している部分では不純物が多結晶シリコン膜１７を介し
て基板１１に浅く拡散され、第９図Ｃに示したように、
ソース領域となるｐ＋層２０と多結晶シリコン膜１７と
のダイレクトコンタクトが完成する。
その後、第１０図ａ，ｂに示すように、全面に化学蒸着
法により厚い酸化膜２１をつけてパシベーションを行い
、エッチングによりコンタクトホール２２ａ，２２ｂを
あける。
法により厚い酸化膜２１をつけてパシベーションを行い
、エッチングによりコンタクトホール２２ａ，２２ｂを
あける。
２２ａはドレインのコンタクトホールであり、２２ｂは
ソースとダイレクトコンタクトしている多結晶シリコン
膜１７とのコンタクトを行うためのホールであって、図
のようにこれらはゲート電極としての多結晶シリコン膜
１９に対して一方に集められている。
ソースとダイレクトコンタクトしている多結晶シリコン
膜１７とのコンタクトを行うためのホールであって、図
のようにこれらはゲート電極としての多結晶シリコン膜
１９に対して一方に集められている。
そして第１１図ａ〜ｄに示すように、列方向の各トラン
ジスタのドレインを共通接続するＡｌ蒸着膜２３ａおよ
び全てのソースを共通接続するように多結晶シリコン膜
１７とコンタクトするＡｌ蒸着膜２３ｂを配設し、Ｙ１
，Ｙ２線およびＶｃｃ線を形成して完成する。
ジスタのドレインを共通接続するＡｌ蒸着膜２３ａおよ
び全てのソースを共通接続するように多結晶シリコン膜
１７とコンタクトするＡｌ蒸着膜２３ｂを配設し、Ｙ１
，Ｙ２線およびＶｃｃ線を形成して完成する。
即ち、ＭＯＳトランジスタのソースはダイレクトコンタ
クトする多結晶シリコン膜１７を介して、ドレイン側で
Ａｌ蒸着膜２３ｂにより取り出されることになる。
クトする多結晶シリコン膜１７を介して、ドレイン側で
Ａｌ蒸着膜２３ｂにより取り出されることになる。
このような構成とすれば、例えば第６図ａでダイレクト
コンタクトをとる領域１４の幅を５μとし、この領域１
４から２μの余裕をとって多結晶シリコン膜１９を配設
すると、Ｘ１，Ｘ２線の間隔は９μとなり、従来例に比
較して７μ減ずることになる。
コンタクトをとる領域１４の幅を５μとし、この領域１
４から２μの余裕をとって多結晶シリコン膜１９を配設
すると、Ｘ１，Ｘ２線の間隔は９μとなり、従来例に比
較して７μ減ずることになる。
１つのトランジスタ対について７μ減であるから、例え
ば列方向に５００個のトランジスタを設ける集積回路で
は、７μ×２５０＝１７５０μ減となり、従って大規模
集積回路（ＬＳＩ）に適用すれば大幅な集積度向上が期
待できる。
ば列方向に５００個のトランジスタを設ける集積回路で
は、７μ×２５０＝１７５０μ減となり、従って大規模
集積回路（ＬＳＩ）に適用すれば大幅な集積度向上が期
待できる。
なお、ダイレクトコンタクトをとる領域１４の幅を従来
のコンタクトホール８の幅より狭くできる理由は、第４
図ｂと第７図ｂとを比較して判るように本実施例の方が
コンタクト用ホール１６の深さを浅くできるからである
。
のコンタクトホール８の幅より狭くできる理由は、第４
図ｂと第７図ｂとを比較して判るように本実施例の方が
コンタクト用ホール１６の深さを浅くできるからである
。
さらに、コンタクト用ホール１６と多結晶シリコン膜１
９との間隔を従来より狭くできる理由は、コンタクト用
ホール１６を介してソースにつながる多結晶シリコン膜
１７上に酸化膜１８を介して多結晶シリコン膜１９を配
設できるためである。
９との間隔を従来より狭くできる理由は、コンタクト用
ホール１６を介してソースにつながる多結晶シリコン膜
１７上に酸化膜１８を介して多結晶シリコン膜１９を配
設できるためである。
このことから多結晶シリコン膜１９が領域１４と一部重
なるように配設することも可能となり、集積度のより一
層の向上をはかることができる。
なるように配設することも可能となり、集積度のより一
層の向上をはかることができる。
ここで、前記第１の多結晶シリコン膜１７はＶｃｃとな
るＡｌ蒸着膜２３ａの下に配設されるので、この多結晶
シリコン膜１７を設けることにより集積度が低下するこ
とはない。
るＡｌ蒸着膜２３ａの下に配設されるので、この多結晶
シリコン膜１７を設けることにより集積度が低下するこ
とはない。
また、上記実施例で、ダイレクトコンタクトに用いてい
る多結晶シリコン膜１７はアースに落されるので、横方
向の各トランジスタ間のリークを防ぐシールドを兼ねる
という効果がある。
る多結晶シリコン膜１７はアースに落されるので、横方
向の各トランジスタ間のリークを防ぐシールドを兼ねる
という効果がある。
なお、この発明は上記実施例に限られるものではなく、
あらゆるＭＯＳ集積回路に適用して効果がある。
あらゆるＭＯＳ集積回路に適用して効果がある。
例えば、第１２図のような等価回路で示されるデコーダ
回路の一部についてこの発明を適用した場合のパターン
を第１３図に示す。
回路の一部についてこの発明を適用した場合のパターン
を第１３図に示す。
また、第１４図ａ，ｂ，ｃに第１３図のＩ−Ｉ′，ＩＩ
−ＩＩ′，ＩＩＩ−ＩＩＩ′断面をそれぞれ示す。
−ＩＩ′，ＩＩＩ−ＩＩＩ′断面をそれぞれ示す。
第１２図に示すデコーダ回路においてはＸ１，Ｘ２，Ｘ
３線に入力される情報に応じて出力端Ｚ１，Ｚ２に出力
される情報が選択される。
３線に入力される情報に応じて出力端Ｚ１，Ｚ２に出力
される情報が選択される。
例えば、Ｘ１に１１」、Ｘ２「０」、Ｘ３に「０」が入
力されると、出力端Ｚ１には「０」、Ｚ２には「１」が
出力されるものとなっている。
力されると、出力端Ｚ１には「０」、Ｚ２には「１」が
出力されるものとなっている。
第１３図は第１２図のＭＯＳトランジスタＱ１１，Ｑ２
２，Ｑ３２の部分のパターンである。
２，Ｑ３２の部分のパターンである。
即ち、３１がフィールド酸化膜、３２が第１の多結晶シ
リコン膜、３３が第２の多結晶シリコン膜、３４がＡｌ
蒸着膜であり、Ａが第１の多結晶シリコン膜３２とトラ
ンジスタＱ２２，Ｑ３２等のソースとのダイレクトコン
タクト部、ＢがＡｌ蒸着膜３４と各トランジスタのドレ
インとのコンタクト部、ＣがＡ７蒸着膜３４と第１の多
結晶シリコン膜３２とのコンタクト部である。
リコン膜、３３が第２の多結晶シリコン膜、３４がＡｌ
蒸着膜であり、Ａが第１の多結晶シリコン膜３２とトラ
ンジスタＱ２２，Ｑ３２等のソースとのダイレクトコン
タクト部、ＢがＡｌ蒸着膜３４と各トランジスタのドレ
インとのコンタクト部、ＣがＡ７蒸着膜３４と第１の多
結晶シリコン膜３２とのコンタクト部である。
つまり、トランジスタＱ２，Ｑ３２のソースは第１の多
結晶シリコン膜３２によりダイレクトコンタクトがとら
れ、ドレイン側に導かれてアース線としてのＡｌ蒸着膜
３４に接続されており、この結果Ｘ１，Ｘ２の間隔が非
常に小さくなっている。
結晶シリコン膜３２によりダイレクトコンタクトがとら
れ、ドレイン側に導かれてアース線としてのＡｌ蒸着膜
３４に接続されており、この結果Ｘ１，Ｘ２の間隔が非
常に小さくなっている。
また、ｙ１線に接続されるトランジスタＱ１１とｙ２線
に接続されるトランジスタＱ２２，Ｑ３２とは、フィー
ルド酸化膜３１上をはう第１の多結晶シリコン膜３２に
より互いにシールドされる構造になっている。
に接続されるトランジスタＱ２２，Ｑ３２とは、フィー
ルド酸化膜３１上をはう第１の多結晶シリコン膜３２に
より互いにシールドされる構造になっている。
なお、製造工程は先の実施例と同様であるので説明を省
略する。
略する。
その他、Ｃ−ＭＯＳ集積回路は勿論、ｎチャネルＭＯＳ
集積回路にも同様にこの発明を適用できる。
集積回路にも同様にこの発明を適用できる。
なお、本明細書にいうＭＯＳ集積回路は最広義のもので
あって、金属−絶縁物−半導体構造のトランジスタを有
するあらゆる集積回路を含むものである。
あって、金属−絶縁物−半導体構造のトランジスタを有
するあらゆる集積回路を含むものである。
第１図はＭＯＳ・ＩＣメモリの一例の等価回路図、第２
図〜第５図はそのＩＣメモリの従来の構成例を製造工程
順に示したもので各図のａは平面図、ｂ，ｃはそれぞれ
ａのＩ−Ｉ′，ＩＩ−ＩＩ′断面図、第６図〜第１１図
はこの発明の一実施例の構成を製造工程順に示したもの
で各図のａは平面図、ｂ，ｃ，ｄはそれぞれａのＩ−Ｉ
′，ＩＩ−ＩＩ′，ＩＩＩ−ＩＩＩ′断面図、第１２図
はＭＯＳトランジスタを用いたデコーダ回路の一部を示
す等価回路図、第１３図は第１２図のデコーダ回路の集
積回路化にこの発明を適用した実施例のパターンの一部
を示す図、第１４図ａ，ｂ，ｃはそれぞれ第１３図のＩ
−Ｉ′，ＩＩ−ＩＩ′，ＩＩＩ−ＩＩＩ′断面図である
。 １１・・・・・・ｎ型Ｓｉ基板、１２・・・・・・フィ
ールド酸化膜 ンタクト領域 ダイレクトコンタクト用ホール 多結晶シリコン膜 ・・・・・・第２の多結晶シリコン膜 ２１・・・・・・酸化膜、２２ａ，２２ｂ・・・・・・
コンタクトホール、２３ａ，２３ｂ・・・・・・Ａｌ蒸
着膜。
図〜第５図はそのＩＣメモリの従来の構成例を製造工程
順に示したもので各図のａは平面図、ｂ，ｃはそれぞれ
ａのＩ−Ｉ′，ＩＩ−ＩＩ′断面図、第６図〜第１１図
はこの発明の一実施例の構成を製造工程順に示したもの
で各図のａは平面図、ｂ，ｃ，ｄはそれぞれａのＩ−Ｉ
′，ＩＩ−ＩＩ′，ＩＩＩ−ＩＩＩ′断面図、第１２図
はＭＯＳトランジスタを用いたデコーダ回路の一部を示
す等価回路図、第１３図は第１２図のデコーダ回路の集
積回路化にこの発明を適用した実施例のパターンの一部
を示す図、第１４図ａ，ｂ，ｃはそれぞれ第１３図のＩ
−Ｉ′，ＩＩ−ＩＩ′，ＩＩＩ−ＩＩＩ′断面図である
。 １１・・・・・・ｎ型Ｓｉ基板、１２・・・・・・フィ
ールド酸化膜 ンタクト領域 ダイレクトコンタクト用ホール 多結晶シリコン膜 ・・・・・・第２の多結晶シリコン膜 ２１・・・・・・酸化膜、２２ａ，２２ｂ・・・・・・
コンタクトホール、２３ａ，２３ｂ・・・・・・Ａｌ蒸
着膜。
Claims (1)
- １ 所望のＭＯＳトランジスタのソースまたはドレイン
の一方に第１の多結晶シリコン膜でダイレクトコンタク
トをとり、この第１の多結晶シリコン膜を上記ＭＯＳト
ランジスタのゲートを構成する第２の多結晶シリコン膜
の下を通して他方の側に導き、上記ＭＯＳトランジスタ
のソースおよびドレインの金属電極配線とのコンタクト
をそのＭＯＳトランジスタのゲートに対し同一の側でと
るようにしたことを特徴とするＭＯＳ集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP49100049A JPS584456B2 (ja) | 1974-08-31 | 1974-08-31 | Ｍｏｓ シユウセキカイロ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP49100049A JPS584456B2 (ja) | 1974-08-31 | 1974-08-31 | Ｍｏｓ シユウセキカイロ |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57111217A Division JPS589359A (ja) | 1982-06-28 | 1982-06-28 | Ｍｏｓ集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5127778A JPS5127778A (en) | 1976-03-08 |
| JPS584456B2 true JPS584456B2 (ja) | 1983-01-26 |
Family
ID=14263634
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP49100049A Expired JPS584456B2 (ja) | 1974-08-31 | 1974-08-31 | Ｍｏｓ シユウセキカイロ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS584456B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20230052631A (ko) * | 2021-10-13 | 2023-04-20 | 주식회사 피벗게임즈 | 퍼즐 게임의 사용자별 동적 난이도 적용 시스템 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6041034Y2 (ja) * | 1978-05-16 | 1985-12-12 | 松下電器産業株式会社 | レコ−ドプレヤ |
| JPS61207621A (ja) * | 1985-03-11 | 1986-09-16 | Mitsubishi Rayon Co Ltd | プレカ−サ−の切換え方法 |
-
1974
- 1974-08-31 JP JP49100049A patent/JPS584456B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20230052631A (ko) * | 2021-10-13 | 2023-04-20 | 주식회사 피벗게임즈 | 퍼즐 게임의 사용자별 동적 난이도 적용 시스템 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5127778A (en) | 1976-03-08 |
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