JPS62118562A - 集積電子装置とその製法 - Google Patents
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- JPS62118562A JPS62118562A JP61225750A JP22575086A JPS62118562A JP S62118562 A JPS62118562 A JP S62118562A JP 61225750 A JP61225750 A JP 61225750A JP 22575086 A JP22575086 A JP 22575086A JP S62118562 A JPS62118562 A JP S62118562A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/495—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a simple metal, e.g. W, Mo
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
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- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
-
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7827—Vertical transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の刊」1j」
本発明は集積回路の製造技術の分野に関する。
更に具体的に云えば、本発明は相補形金属酸化物半導体
(0MO8)の設訂に関する。
(0MO8)の設訂に関する。
従遂]γ炎領2A iff 17!l ffl虞現イ1
の集積回路の製造技術では、半導体基板の表面に沿って
半導体基板内に部品が水平すなわち横形に作られでいる
が、こういう技術はこの様にしC形成される装置の寸法
を縮小する一Lで克服しガい限界に近付きつつある。製
版(リングラフィ)技術は、紫外線でも、その縁効果に
よって制限されでおV)、密な間隔の横形の電界効果]
−ランジスタは段々−エッヂアップを起こし易くなって
いる。
の集積回路の製造技術では、半導体基板の表面に沿って
半導体基板内に部品が水平すなわち横形に作られでいる
が、こういう技術はこの様にしC形成される装置の寸法
を縮小する一Lで克服しガい限界に近付きつつある。製
版(リングラフィ)技術は、紫外線でも、その縁効果に
よって制限されでおV)、密な間隔の横形の電界効果]
−ランジスタは段々−エッヂアップを起こし易くなって
いる。
留って、本発明の目的は、こういう問題を回避づ−る技
術を提供J−ることである。
術を提供J−ることである。
岡血2”−、j’c−解」処ヅ」y菱」伏」し限Jしq
IL川本川明発明実施例は縦形インバータを含む。
IL川本川明発明実施例は縦形インバータを含む。
N−+形!AIの表面の上にP−形材利の層が形成され
、そのII N−1層、P土層、N一層及びP土層が形
成される。(勿論、異なるドーピング形式を用いて層1
.+ 、本発明の範囲内である。)その後、こうして形
成された積重ねの片側に沿ってトレンチを1−ツヂング
によって作り、中間のP土層及びN土層に対する]ネク
タを形成する。次に、ゲート絶縁体及びゲー1へを形成
する場所IJ別のトレンJを形成する。ゲーI〜がこの
様にして形成され/;: N −1ヤンネル及びPヂ1
?ンネルの両方の1〜うンジスタに対するゲートとして
fl−l1l−1−る。
、そのII N−1層、P土層、N一層及びP土層が形
成される。(勿論、異なるドーピング形式を用いて層1
.+ 、本発明の範囲内である。)その後、こうして形
成された積重ねの片側に沿ってトレンチを1−ツヂング
によって作り、中間のP土層及びN土層に対する]ネク
タを形成する。次に、ゲート絶縁体及びゲー1へを形成
する場所IJ別のトレンJを形成する。ゲーI〜がこの
様にして形成され/;: N −1ヤンネル及びPヂ1
?ンネルの両方の1〜うンジスタに対するゲートとして
fl−l1l−1−る。
実 施 例
第1図は本発明の1l体例を実施づるための最初の処理
上程を承り簡略側面図である。例λば分子ビームエピタ
キシ亀・方法を用いて、ζ(根1の表面の上に]ピタキ
シトル層2〜6が作られる。こういう技術をInいると
、N形及びI)形のドーピング材料の闇に非常に怠峻<
i疫化を作ることが出来る。例えば、現在の技術を用い
ると、[)−形層2は厚さ約2.000乃至5.000
人テアッ’Z’ J:い。N十層3の岸さはi、ooo
乃至2.0(’)0人であってよい。P十層4の厚さは
1.000乃至2.000人であってよい。N −滴5
i、を厚さが2.000乃¥F5 、000人Cあッ
’U J: <、[)(層6の摩さtま約1.r)(H
)ノリ争2.OoO八で・ある。勿論、各層をこれより
解クシでも厚< L、 −’(”b本発明の範囲内であ
る。マスク層7が適当4丁マスクI41−!lで形成さ
れ、P十層6の表面の上に、普通に知られている製版技
術を用いてパターンが定められる。m2図に示すトレン
チ8を製造するエツチングプロセスの間に、マスク層7
が使われる。
上程を承り簡略側面図である。例λば分子ビームエピタ
キシ亀・方法を用いて、ζ(根1の表面の上に]ピタキ
シトル層2〜6が作られる。こういう技術をInいると
、N形及びI)形のドーピング材料の闇に非常に怠峻<
i疫化を作ることが出来る。例えば、現在の技術を用い
ると、[)−形層2は厚さ約2.000乃至5.000
人テアッ’Z’ J:い。N十層3の岸さはi、ooo
乃至2.0(’)0人であってよい。P十層4の厚さは
1.000乃至2.000人であってよい。N −滴5
i、を厚さが2.000乃¥F5 、000人Cあッ
’U J: <、[)(層6の摩さtま約1.r)(H
)ノリ争2.OoO八で・ある。勿論、各層をこれより
解クシでも厚< L、 −’(”b本発明の範囲内であ
る。マスク層7が適当4丁マスクI41−!lで形成さ
れ、P十層6の表面の上に、普通に知られている製版技
術を用いてパターンが定められる。m2図に示すトレン
チ8を製造するエツチングプロセスの間に、マスク層7
が使われる。
]・トレンチは2つの目的を念頭に於て製造される。1
番目の目的は、以下の説明でこれから説明する様に、縦
形インバータの間に相互接続層を製造づることである。
番目の目的は、以下の説明でこれから説明する様に、縦
形インバータの間に相互接続層を製造づることである。
2番目の目的は、以下の説明で述べる様にして製造され
る縦形インバータの間を隔M−!Jることである。この
隔離領域をマスクして、完全に二酸化シリコンで埋めら
れた区域をトレンチ8内に設ける。第3図に示す様に、
例えば化学反応気相成長を用いて、第2図の構造の表面
の4−に二酸化シリコン層9を形成する。二酸化シリコ
ン層9を1ツチバツクして、特定の縦形インバータをn
いに電気的に隔離すべき領域(図に示してない)で、ト
レンチ8を埋める二酸化シリコン領域を設(Jる。集積
回路の他の区域では、二酸化シリコン層9をエッチバッ
クして、第4図に示す様な二酸化シリコンの栓10を設
ける。同様な充填及びエッヂバック方法を用いて、タン
グステン腑11及び二酸化シリコン層12を作る。層1
1は一例としてタングステンであるが、層11のタング
ステンの代りに他の1ffil利を用いることが出来る
。その後、マスク層7を取去り、第4図の構造の表面の
上にマスク層13を形成する。
る縦形インバータの間を隔M−!Jることである。この
隔離領域をマスクして、完全に二酸化シリコンで埋めら
れた区域をトレンチ8内に設ける。第3図に示す様に、
例えば化学反応気相成長を用いて、第2図の構造の表面
の4−に二酸化シリコン層9を形成する。二酸化シリコ
ン層9を1ツチバツクして、特定の縦形インバータをn
いに電気的に隔離すべき領域(図に示してない)で、ト
レンチ8を埋める二酸化シリコン領域を設(Jる。集積
回路の他の区域では、二酸化シリコン層9をエッチバッ
クして、第4図に示す様な二酸化シリコンの栓10を設
ける。同様な充填及びエッヂバック方法を用いて、タン
グステン腑11及び二酸化シリコン層12を作る。層1
1は一例としてタングステンであるが、層11のタング
ステンの代りに他の1ffil利を用いることが出来る
。その後、マスク層7を取去り、第4図の構造の表面の
上にマスク層13を形成する。
マスク層131よ、第!′)図に示J様4【トレンチ1
4を製造づる為に使われる一]゛ツチングプ目I!スの
マスクに使われる。この後、第5図の構造を熱酸化プロ
セスにか1て、第5図に示1J様に二酸化シリコン層1
5を設置Jる。この工程では、縦形インバータに対して
適切なゲート絶縁が施される様に、但し、層2乃至6の
ドーパントが過mに拡散して、縦形]・ランジスタの形
(defin目ton)を破壊しない様に、注意を払う
べぎである。その後、前に層9について説明した充填及
びエッヂバック方法を用いて、トレンチ14内にタング
ステン・ゲート16を形成する。その後、第7図に示す
様に、第6図の構造の表面の−上に適当な相互接続部を
作る。
4を製造づる為に使われる一]゛ツチングプ目I!スの
マスクに使われる。この後、第5図の構造を熱酸化プロ
セスにか1て、第5図に示1J様に二酸化シリコン層1
5を設置Jる。この工程では、縦形インバータに対して
適切なゲート絶縁が施される様に、但し、層2乃至6の
ドーパントが過mに拡散して、縦形]・ランジスタの形
(defin目ton)を破壊しない様に、注意を払う
べぎである。その後、前に層9について説明した充填及
びエッヂバック方法を用いて、トレンチ14内にタング
ステン・ゲート16を形成する。その後、第7図に示す
様に、第6図の構造の表面の−上に適当な相互接続部を
作る。
第7図に示す様に、タングステン・ゲート16が人力及
び出力接続部17.18として作用する。
び出力接続部17.18として作用する。
1)1層6に正の電圧を印加し、基板1にアース電l「
を印加して、縦形相補形金属酸化物半導体インパークと
Jる。1〕チヤンネル・トランジスタが、ソースどして
作用J−るP土層6、ドレインとして作用JるP土層4
及びチャンネル領域となるN一層5にJ、つ−C形成さ
れる。Pブヤンネル・トランジスタのゲートがタングス
テン・ゲート16によっ(11キ成される。Nチャンネ
ル中トランジスタが、ドレインどして作用するN +
層3、ソースとして作用JるN +M板1及びチャンネ
ル領域となるP −、Fin 2にJ、って形成され、
Nチャンネルトランジスタのグー1〜がタングステン・
ゲート16によって形成される。
を印加して、縦形相補形金属酸化物半導体インパークと
Jる。1〕チヤンネル・トランジスタが、ソースどして
作用J−るP土層6、ドレインとして作用JるP土層4
及びチャンネル領域となるN一層5にJ、つ−C形成さ
れる。Pブヤンネル・トランジスタのゲートがタングス
テン・ゲート16によっ(11キ成される。Nチャンネ
ル中トランジスタが、ドレインどして作用するN +
層3、ソースとして作用JるN +M板1及びチャンネ
ル領域となるP −、Fin 2にJ、って形成され、
Nチャンネルトランジスタのグー1〜がタングステン・
ゲート16によって形成される。
タングステン・ゲート16、層2乃至6によって構成2
きれる1〜ランジスタの積車ね及び相亙接続領域11の
」法に対する水平方向の制限が、この発明のこの実施例
を製造するのに使われる製版方法によって制約される。
きれる1〜ランジスタの積車ね及び相亙接続領域11の
」法に対する水平方向の制限が、この発明のこの実施例
を製造するのに使われる製版方法によって制約される。
現在の技術を用いると、縦形インバータ全体は、第7図
の水平方向に児た幅が約33ミク11ンて゛あり、図面
の甲面(こ(=I L ’を重直な方向の11さは、約
1ミク]1ンど、図面にホしてない隔N1領域にス・j
する1ミク11ンのjIノさCある。
の水平方向に児た幅が約33ミク11ンて゛あり、図面
の甲面(こ(=I L ’を重直な方向の11さは、約
1ミク]1ンど、図面にホしてない隔N1領域にス・j
する1ミク11ンのjIノさCある。
この為、約6 ’l’ hミクロンの面積内に完全’、
t CMOSインバータが釣られる。更に、インバータ
が、Nタンク及び1)タンクの間に介在−する接合<K
L/に、正の電圧源とアースの間(こ[)層のスタッ
クを用いて構成されている為に、インバータは始んどラ
ッチアップの問題がない。
t CMOSインバータが釣られる。更に、インバータ
が、Nタンク及び1)タンクの間に介在−する接合<K
L/に、正の電圧源とアースの間(こ[)層のスタッ
クを用いて構成されている為に、インバータは始んどラ
ッチアップの問題がない。
本発明の特定の実施例を説明したが、これは本発明の範
囲を制約するものと解しては4rらない。
囲を制約するものと解しては4rらない。
当業者には、以上の説明から、本発明のこの他の実施例
が容易に考えられよう。本発明は特許請求の範囲のみに
よって限定されるものであることを承知されたい。
が容易に考えられよう。本発明は特許請求の範囲のみに
よって限定されるものであることを承知されたい。
技術的な利点として、本発明iま集積回路の最小限の表
面積を占める極小の縦形インバータ11?供している。
面積を占める極小の縦形インバータ11?供している。
更に本発明は、現イ1公知の技’Aによって起こるラッ
チアップの問題が殆んどない縦形イ〕/バータを提供り
、τいる。
チアップの問題が殆んどない縦形イ〕/バータを提供り
、τいる。
以上の説明に関連して更に下記の項を開示する。
(1) 第1の導電型の基板と、該基板の表面に形成
された第2の導電型の第1のチャンネル層と、該第1の
ブ17ンネル層の表面に形成された前記第1の導電型の
第1のドレイン層と、該第1のドレイン層の表面に形成
された前記第2の導電型の第2のドレイン層と、該第2
のドレイン層の表面に形成された前記第1の導電型の第
2のチャンネル層と、該第2のチャンネル層の表面に形
成された前記第2の導電型のソース層と、縁を前記第1
及び第2のブヤンネル層、前記第1及び第2のドレイン
層及び前記ソース層の平面に対して垂直に且つそれらに
隣接して縦形に配置された導電ゲートとを有し、該ゲー
トが前記層から絶縁されており、更に前記第1及び第2
のドレイン層に接続された導電領域を有する集積電子装
置。
された第2の導電型の第1のチャンネル層と、該第1の
ブ17ンネル層の表面に形成された前記第1の導電型の
第1のドレイン層と、該第1のドレイン層の表面に形成
された前記第2の導電型の第2のドレイン層と、該第2
のドレイン層の表面に形成された前記第1の導電型の第
2のチャンネル層と、該第2のチャンネル層の表面に形
成された前記第2の導電型のソース層と、縁を前記第1
及び第2のブヤンネル層、前記第1及び第2のドレイン
層及び前記ソース層の平面に対して垂直に且つそれらに
隣接して縦形に配置された導電ゲートとを有し、該ゲー
トが前記層から絶縁されており、更に前記第1及び第2
のドレイン層に接続された導電領域を有する集積電子装
置。
(2) 第(1)項に記載した集積電子装置に於て、
前記第1の導電型がPであり、前記第2の導電型がNで
ある集積電子装置。
前記第1の導電型がPであり、前記第2の導電型がNで
ある集積電子装置。
(3) 第(1)項に記載した集積電子装置に於て、
供給電圧が前記ソース層に印加され、基準゛市圧が前記
基板に印加される集積電子装置。
供給電圧が前記ソース層に印加され、基準゛市圧が前記
基板に印加される集積電子装置。
(4) 第(3)項に記載した集積電子装置に14で
、入力信号が前記グー1〜に印加され、出力信号が前記
導電領域に発生される集積電子装置。
、入力信号が前記グー1〜に印加され、出力信号が前記
導電領域に発生される集積電子装置。
(5) 第1の導電型の基板内に形成される複数個の
集積電子装置に於て、各々の集積電子装置が、前記基板
の表面に形成された第2の導電型のり11のチャンネル
層ど、該第1のチャンネル層の表面に形成された前記第
1の導m ’I”の第1のドレイン層と、該第1のドレ
イン層の表面に形成されlこ前記第2の導電型の第2の
ドレイン層と、該第2のドレイン層の表面に形成された
前記第1の導電型の第2のチャンネル層と、該第2のチ
ャンネル層の表面に形成された前記第2の導電型のソー
ス層と、縁を前記第1及び層12のチャンネル層、Or
1記第1及び第2のドレイン層及び前記ソース層の平面
に対して垂直に11つそれらに隣接して型内に配置され
ていて、前記各図から絶縁されている導電ゲートと、前
記第1及び第2のドレイン層に接続された13電領域と
を有し、該導電領域が選ばれたセルで隣合ったセルの導
電ゲートに接続されている複数個の集積電子装置。
集積電子装置に於て、各々の集積電子装置が、前記基板
の表面に形成された第2の導電型のり11のチャンネル
層ど、該第1のチャンネル層の表面に形成された前記第
1の導m ’I”の第1のドレイン層と、該第1のドレ
イン層の表面に形成されlこ前記第2の導電型の第2の
ドレイン層と、該第2のドレイン層の表面に形成された
前記第1の導電型の第2のチャンネル層と、該第2のチ
ャンネル層の表面に形成された前記第2の導電型のソー
ス層と、縁を前記第1及び層12のチャンネル層、Or
1記第1及び第2のドレイン層及び前記ソース層の平面
に対して垂直に11つそれらに隣接して型内に配置され
ていて、前記各図から絶縁されている導電ゲートと、前
記第1及び第2のドレイン層に接続された13電領域と
を有し、該導電領域が選ばれたセルで隣合ったセルの導
電ゲートに接続されている複数個の集積電子装置。
(6) 第(5)項に記載した複数個の集積電子装置
に於て、前記第1の導電型がPであり、前記第2の導電
型がNである複数個の集積電子装置。
に於て、前記第1の導電型がPであり、前記第2の導電
型がNである複数個の集積電子装置。
(7) 第(5)項に記載した複数個の集積電子装置
に於て、供給電圧が前記ソース層に印加され、基準電圧
が前記基板に印加される複数個の集積電子装置。
に於て、供給電圧が前記ソース層に印加され、基準電圧
が前記基板に印加される複数個の集積電子装置。
(8) 第(7)項に記載した複数個の集積電子装置
に於て、人力信号が前記ゲートに印カロされ、出力信号
が前記導電領域に発生される複数個の集積電子装置0 (9) 第1の導電型の結晶シリコン基板と、該基板
の表面に形成された第2の導電型を持つ結晶シリコンの
第1のチャンネル層と、該第1のチャンネル層の表面に
形成された前記第1の導電型を持つ結晶シリコンの第1
のドレイン層と、該第1のドレイン層の表面に形成され
た前記第2の導電型を持つ結晶シリ−1ンの第2のドレ
イン層と、該第2のドレイン−の表面に形成された前記
第1の導電型を持つ結晶シリ−1ンの第2のブ11ンネ
ル層と、該第2のブt・ンネル層の表面に形成されi=
前記第2の導電型を持つ結晶シリコンのソース層と、縁
を前記第1及び第2のチャンネル層、前記第1及び第2
のドレイン層及び前記ソース闇の平面に対して垂直に1
つそれらに隣接して垂直に配回されていて、前記各層か
ら絶縁されたタングステン・ゲートと、前記第1及び第
2のドレイン層に接続されたタングステン領域とを有す
る集積電子装置。
に於て、人力信号が前記ゲートに印カロされ、出力信号
が前記導電領域に発生される複数個の集積電子装置0 (9) 第1の導電型の結晶シリコン基板と、該基板
の表面に形成された第2の導電型を持つ結晶シリコンの
第1のチャンネル層と、該第1のチャンネル層の表面に
形成された前記第1の導電型を持つ結晶シリコンの第1
のドレイン層と、該第1のドレイン層の表面に形成され
た前記第2の導電型を持つ結晶シリ−1ンの第2のドレ
イン層と、該第2のドレイン−の表面に形成された前記
第1の導電型を持つ結晶シリ−1ンの第2のブ11ンネ
ル層と、該第2のブt・ンネル層の表面に形成されi=
前記第2の導電型を持つ結晶シリコンのソース層と、縁
を前記第1及び第2のチャンネル層、前記第1及び第2
のドレイン層及び前記ソース闇の平面に対して垂直に1
つそれらに隣接して垂直に配回されていて、前記各層か
ら絶縁されたタングステン・ゲートと、前記第1及び第
2のドレイン層に接続されたタングステン領域とを有す
る集積電子装置。
(10)第(9)項に記載した集積電子装置に於て、前
記第1の導電型がPであり、前記第2の)#電つ1がN
である集積電子装置。
記第1の導電型がPであり、前記第2の)#電つ1がN
である集積電子装置。
(11)集積電子装置を形成する方法に於て、第1の導
電型の基板を形成し、該基板の表面の上iこ第2の導電
型の第1のヂトンネル層を形成し、該第1のチャンネル
層の表面の上に前記第1の導電型の第1のドレイン層を
形成【ノ、該第1のドレイン層の表面の上に前記第2の
導電型の第2のドレイン層を形成し、該第2のドレイン
層の表面の上に前記第1の導電型の第2のチャンネル層
を形成し、該第2のチャンネル層の表面の上に前記第2
のI!導電型ソース層を形成し、当該ゲートが前記各層
から絶縁される様にして、縁を前記第1及び第2のチャ
ンネル層、前記第1及び第2のドレイン層及び前記ソー
ス層の平面に対して垂直に且つそれらに隣接して縦形に
配置された導電ゲートを形成し、前記第1及び第2のド
レイン層に接続された導電領域を形成する工程を含む方
法。
電型の基板を形成し、該基板の表面の上iこ第2の導電
型の第1のヂトンネル層を形成し、該第1のチャンネル
層の表面の上に前記第1の導電型の第1のドレイン層を
形成【ノ、該第1のドレイン層の表面の上に前記第2の
導電型の第2のドレイン層を形成し、該第2のドレイン
層の表面の上に前記第1の導電型の第2のチャンネル層
を形成し、該第2のチャンネル層の表面の上に前記第2
のI!導電型ソース層を形成し、当該ゲートが前記各層
から絶縁される様にして、縁を前記第1及び第2のチャ
ンネル層、前記第1及び第2のドレイン層及び前記ソー
ス層の平面に対して垂直に且つそれらに隣接して縦形に
配置された導電ゲートを形成し、前記第1及び第2のド
レイン層に接続された導電領域を形成する工程を含む方
法。
(12)集積電子装置を形成する方法に於て、第1の導
電型の結晶シリコンの基板を形成し、該基板の表面の上
に第1の導電型を持つ結晶シリコンの第1のチャンネル
層をエピタキシャルにデポジッ1〜し、前記基板の表面
の上に前記第1の導電型の結晶シリコンの第1のドレイ
ン層をエピタキシ11ルにデポジットし、前記基板の表
面の上に前記第2の導電型の結晶シリコンの第2のドレ
イン層をエピタキシャルにデポジットし、前記基板の表
面の上に前記第1の導電型の結晶シリコンの第2のチャ
ンネル層をエピタキシャルにデポジットし、前記基板の
表面の上に前記第2の導電型の結晶シリコンのソース層
をエピタキシャルにデポジットし、前記第1及び第2の
チャンネル層、前記第1及び第2のドレイン層及び前記
ソース層を通って前記基板に達する第1の空所(キャビ
ティ)をエツチングし、該第1の空所の壁を酸化し、前
記第1の空所に導電月利をデポジットし、前記第1及び
第2のチャンネル層、前記第1及び第2のドレイン層及
び前記ソース層を通って前記基板に達づる第2の空所を
1ツブングし、該第2の空所を^it記第1のチャンネ
ル層の1−面j、り高く■つ前記第1のドレインNにり
低いレベルまで絶縁材料で充填し、前記第2の空所の残
りを、前記第2のドレイン層の上面より高く11つ前記
第2のチャンネル層より低いレベルまで導電月利で充填
し、前記第2の空所の残りを絶縁材料で充填する工程を
含む方法。
電型の結晶シリコンの基板を形成し、該基板の表面の上
に第1の導電型を持つ結晶シリコンの第1のチャンネル
層をエピタキシャルにデポジッ1〜し、前記基板の表面
の上に前記第1の導電型の結晶シリコンの第1のドレイ
ン層をエピタキシ11ルにデポジットし、前記基板の表
面の上に前記第2の導電型の結晶シリコンの第2のドレ
イン層をエピタキシャルにデポジットし、前記基板の表
面の上に前記第1の導電型の結晶シリコンの第2のチャ
ンネル層をエピタキシャルにデポジットし、前記基板の
表面の上に前記第2の導電型の結晶シリコンのソース層
をエピタキシャルにデポジットし、前記第1及び第2の
チャンネル層、前記第1及び第2のドレイン層及び前記
ソース層を通って前記基板に達する第1の空所(キャビ
ティ)をエツチングし、該第1の空所の壁を酸化し、前
記第1の空所に導電月利をデポジットし、前記第1及び
第2のチャンネル層、前記第1及び第2のドレイン層及
び前記ソース層を通って前記基板に達づる第2の空所を
1ツブングし、該第2の空所を^it記第1のチャンネ
ル層の1−面j、り高く■つ前記第1のドレインNにり
低いレベルまで絶縁材料で充填し、前記第2の空所の残
りを、前記第2のドレイン層の上面より高く11つ前記
第2のチャンネル層より低いレベルまで導電月利で充填
し、前記第2の空所の残りを絶縁材料で充填する工程を
含む方法。
(13)第(12)項に記載した方法に於て、前記導電
祠利が多結晶シリコン、タングステン及び珪化チタンか
ら/′にる群から選ばれる方法。
祠利が多結晶シリコン、タングステン及び珪化チタンか
ら/′にる群から選ばれる方法。
第1図ノ5争第7図は本発明の1具体例を実施するのに
必東な処理工程を示す簡略側面図である。
必東な処理工程を示す簡略側面図である。
Claims (2)
- (1)第1の導電型の基板と、該基板の表面に形成され
た第2の導電型の第1のチャンネル層と、該第1のチャ
ンネル層の表面に形成された前記第1の導電型の第1の
ドレイン層と、該第1のドレイン層の表面に形成された
前記第2の導電型の第2のドレイン層と、該第2のドレ
イン層の表面に形成された前記第1の導電型の第2のチ
ャンネル層と、該第2のチャンネル層の表面に形成され
た前記第2の導電型のソース層と、縁を前記第1及び第
2のチャンネル層、前記第1及び第2のドレイン層及び
前記ソースの平面に対して垂直に且つそれらに隣接して
縦形に配置された導電ゲートとを有し、該ゲートが前記
層から絶縁されており、更に前記第1及び第2のドレイ
ン層に接続された導電領域を有する集積電子装置。 - (2)集積電子装置を形成する方法に於て、第1の導電
型の基板を形成し、該基板の表面の上に第2の導電型の
第1のチャンネル層を形成し、該第1のチャンネル層の
表面の上に前記第1の導電型の第1のドレイン層を形成
し、該第1のドレイン層の表面の上に前記第2の導電型
の第2のドレイン層を形成し、該第2のドレイン層の表
面の上に前記第1の導電型の第2のチャンネル層を形成
し、該第2のチャンネル層の表面の上に前記第2の導電
型のソース層を形成し、当該ゲートが前記各層から絶縁
される様にして、縁を前記第1及び第2のチャンネル層
、前記第1及び第2のドレイン層及び前記ソース層の平
面に対して垂直に且つそれらに隣接して縦形に配置され
た導電ゲートを形成し、前記第1及び第2のドレイン層
に接続された導電領域を形成する工程を含む方法。
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US780500 | 1985-09-25 |
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JPH0727976B2 JPH0727976B2 (ja) | 1995-03-29 |
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JP2016046271A (ja) * | 2014-08-19 | 2016-04-04 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドUnisantis Electronics Singapore Pte Ltd. | Sgtを有する半導体装置の製造方法 |
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Publication number | Publication date |
---|---|
JPH0727976B2 (ja) | 1995-03-29 |
US4740826A (en) | 1988-04-26 |
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