JPS62118562A - 集積電子装置とその製法 - Google Patents

集積電子装置とその製法

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JPS62118562A JP61225750A JP22575086A JPS62118562A JP S62118562 A JPS62118562 A JP S62118562A JP 61225750 A JP61225750 A JP 61225750A JP 22575086 A JP22575086 A JP 22575086A JP S62118562 A JPS62118562 A JP S62118562A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の刊」１ｊ」 本発明は集積回路の製造技術の分野に関する。
更に具体的に云えば、本発明は相補形金属酸化物半導体
（０ＭＯ８）の設訂に関する。
従遂］γ炎領２Ａ　ｉｆｆ　１７！ｌ　ｆｆｌ虞現イ１
の集積回路の製造技術では、半導体基板の表面に沿って
半導体基板内に部品が水平すなわち横形に作られでいる
が、こういう技術はこの様にしＣ形成される装置の寸法
を縮小する一Ｌで克服しガい限界に近付きつつある。製
版（リングラフィ）技術は、紫外線でも、その縁効果に
よって制限されでおＶ）、密な間隔の横形の電界効果］
−ランジスタは段々−エッヂアップを起こし易くなって
いる。
留って、本発明の目的は、こういう問題を回避づ−る技
術を提供Ｊ−ることである。
岡血２”−、ｊ’ｃ−解」処ヅ」ｙ菱」伏」し限Ｊしｑ
ＩＬ川本川明発明実施例は縦形インバータを含む。
Ｎ−＋形！ＡＩの表面の上にＰ−形材利の層が形成され
、そのＩＩ　Ｎ−１層、Ｐ土層、Ｎ一層及びＰ土層が形
成される。（勿論、異なるドーピング形式を用いて層１
．＋　、本発明の範囲内である。）その後、こうして形
成された積重ねの片側に沿ってトレンチを１−ツヂング
によって作り、中間のＰ土層及びＮ土層に対する］ネク
タを形成する。次に、ゲート絶縁体及びゲー１へを形成
する場所ＩＪ別のトレンＪを形成する。ゲーＩ〜がこの
様にして形成され／；：　Ｎ　−１ヤンネル及びＰヂ１
？ンネルの両方の１〜うンジスタに対するゲートとして
ｆｌ−ｌ１ｌ−１−る。
実　　施　　例 第１図は本発明の１ｌ体例を実施づるための最初の処理
上程を承り簡略側面図である。例λば分子ビームエピタ
キシ亀・方法を用いて、ζ（根１の表面の上に］ピタキ
シトル層２〜６が作られる。こういう技術をＩｎいると
、Ｎ形及びＩ）形のドーピング材料の闇に非常に怠峻＜
ｉ疫化を作ることが出来る。例えば、現在の技術を用い
ると、［）−形層２は厚さ約２．０００乃至５．０００
人テアッ’Ｚ’　Ｊ：い。Ｎ十層３の岸さはｉ、ｏｏｏ
乃至２．０（’）０人であってよい。Ｐ十層４の厚さは
１．０００乃至２．０００人であってよい。Ｎ　−滴５
　ｉ、を厚さが２．０００乃￥Ｆ５　、０００人Ｃあッ
’Ｕ　Ｊ：　＜、［）（層６の摩さｔま約１．ｒ）（Ｈ
）ノリ争２．ＯｏＯ八で・ある。勿論、各層をこれより
解クシでも厚＜　Ｌ、　−’（”ｂ本発明の範囲内であ
る。マスク層７が適当４丁マスクＩ４１−！ｌで形成さ
れ、Ｐ十層６の表面の上に、普通に知られている製版技
術を用いてパターンが定められる。ｍ２図に示すトレン
チ８を製造するエツチングプロセスの間に、マスク層７
が使われる。
］・トレンチは２つの目的を念頭に於て製造される。１
番目の目的は、以下の説明でこれから説明する様に、縦
形インバータの間に相互接続層を製造づることである。
２番目の目的は、以下の説明で述べる様にして製造され
る縦形インバータの間を隔Ｍ−！Ｊることである。この
隔離領域をマスクして、完全に二酸化シリコンで埋めら
れた区域をトレンチ８内に設ける。第３図に示す様に、
例えば化学反応気相成長を用いて、第２図の構造の表面
の４−に二酸化シリコン層９を形成する。二酸化シリコ
ン層９を１ツチバツクして、特定の縦形インバータをｎ
いに電気的に隔離すべき領域（図に示してない）で、ト
レンチ８を埋める二酸化シリコン領域を設（Ｊる。集積
回路の他の区域では、二酸化シリコン層９をエッチバッ
クして、第４図に示す様な二酸化シリコンの栓１０を設
ける。同様な充填及びエッヂバック方法を用いて、タン
グステン腑１１及び二酸化シリコン層１２を作る。層１
１は一例としてタングステンであるが、層１１のタング
ステンの代りに他の１ｆｆｉｌ利を用いることが出来る
。その後、マスク層７を取去り、第４図の構造の表面の
上にマスク層１３を形成する。
マスク層１３１よ、第！′）図に示Ｊ様４【トレンチ１
４を製造づる為に使われる一］゛ツチングプ目Ｉ！スの
マスクに使われる。この後、第５図の構造を熱酸化プロ
セスにか１て、第５図に示１Ｊ様に二酸化シリコン層１
５を設置Ｊる。この工程では、縦形インバータに対して
適切なゲート絶縁が施される様に、但し、層２乃至６の
ドーパントが過ｍに拡散して、縦形］・ランジスタの形
（ｄｅｆｉｎ目ｔｏｎ）を破壊しない様に、注意を払う
べぎである。その後、前に層９について説明した充填及
びエッヂバック方法を用いて、トレンチ１４内にタング
ステン・ゲート１６を形成する。その後、第７図に示す
様に、第６図の構造の表面の−上に適当な相互接続部を
作る。
第７図に示す様に、タングステン・ゲート１６が人力及
び出力接続部１７．１８として作用する。
１）１層６に正の電圧を印加し、基板１にアース電ｌ「
を印加して、縦形相補形金属酸化物半導体インパークと
Ｊる。１〕チヤンネル・トランジスタが、ソースどして
作用Ｊ−るＰ土層６、ドレインとして作用ＪるＰ土層４
及びチャンネル領域となるＮ一層５にＪ、つ−Ｃ形成さ
れる。Ｐブヤンネル・トランジスタのゲートがタングス
テン・ゲート１６によっ（１１キ成される。Ｎチャンネ
ル中トランジスタが、ドレインどして作用するＮ　＋　
層３、ソースとして作用ＪるＮ　＋Ｍ板１及びチャンネ
ル領域となるＰ　−、Ｆｉｎ　２にＪ、って形成され、
Ｎチャンネルトランジスタのグー１〜がタングステン・
ゲート１６によって形成される。
タングステン・ゲート１６、層２乃至６によって構成２
きれる１〜ランジスタの積車ね及び相亙接続領域１１の
」法に対する水平方向の制限が、この発明のこの実施例
を製造するのに使われる製版方法によって制約される。
現在の技術を用いると、縦形インバータ全体は、第７図
の水平方向に児た幅が約３３ミク１１ンて゛あり、図面
の甲面（こ（＝Ｉ　Ｌ　’を重直な方向の１１さは、約
１ミク］１ンど、図面にホしてない隔Ｎ１領域にス・ｊ
する１ミク１１ンのｊＩノさＣある。
この為、約６　’ｌ’　ｈミクロンの面積内に完全’、
ｔ　ＣＭＯＳインバータが釣られる。更に、インバータ
が、Ｎタンク及び１）タンクの間に介在−する接合＜Ｋ
　Ｌ／に、正の電圧源とアースの間（こ［）層のスタッ
クを用いて構成されている為に、インバータは始んどラ
ッチアップの問題がない。
本発明の特定の実施例を説明したが、これは本発明の範
囲を制約するものと解しては４ｒらない。
当業者には、以上の説明から、本発明のこの他の実施例
が容易に考えられよう。本発明は特許請求の範囲のみに
よって限定されるものであることを承知されたい。
技術的な利点として、本発明ｉま集積回路の最小限の表
面積を占める極小の縦形インバータ１１？供している。
更に本発明は、現イ１公知の技’Ａによって起こるラッ
チアップの問題が殆んどない縦形イ〕／バータを提供り
、τいる。
以上の説明に関連して更に下記の項を開示する。
（１）　　第１の導電型の基板と、該基板の表面に形成
された第２の導電型の第１のチャンネル層と、該第１の
ブ１７ンネル層の表面に形成された前記第１の導電型の
第１のドレイン層と、該第１のドレイン層の表面に形成
された前記第２の導電型の第２のドレイン層と、該第２
のドレイン層の表面に形成された前記第１の導電型の第
２のチャンネル層と、該第２のチャンネル層の表面に形
成された前記第２の導電型のソース層と、縁を前記第１
及び第２のブヤンネル層、前記第１及び第２のドレイン
層及び前記ソース層の平面に対して垂直に且つそれらに
隣接して縦形に配置された導電ゲートとを有し、該ゲー
トが前記層から絶縁されており、更に前記第１及び第２
のドレイン層に接続された導電領域を有する集積電子装
置。
（２）　　第（１）項に記載した集積電子装置に於て、
前記第１の導電型がＰであり、前記第２の導電型がＮで
ある集積電子装置。
（３）　　第（１）項に記載した集積電子装置に於て、
供給電圧が前記ソース層に印加され、基準゛市圧が前記
基板に印加される集積電子装置。
（４）　　第（３）項に記載した集積電子装置に１４で
、入力信号が前記グー１〜に印加され、出力信号が前記
導電領域に発生される集積電子装置。
（５）　　第１の導電型の基板内に形成される複数個の
集積電子装置に於て、各々の集積電子装置が、前記基板
の表面に形成された第２の導電型のり１１のチャンネル
層ど、該第１のチャンネル層の表面に形成された前記第
１の導ｍ　’Ｉ”の第１のドレイン層と、該第１のドレ
イン層の表面に形成されｌこ前記第２の導電型の第２の
ドレイン層と、該第２のドレイン層の表面に形成された
前記第１の導電型の第２のチャンネル層と、該第２のチ
ャンネル層の表面に形成された前記第２の導電型のソー
ス層と、縁を前記第１及び層１２のチャンネル層、Ｏｒ
１記第１及び第２のドレイン層及び前記ソース層の平面
に対して垂直に１１つそれらに隣接して型内に配置され
ていて、前記各図から絶縁されている導電ゲートと、前
記第１及び第２のドレイン層に接続された１３電領域と
を有し、該導電領域が選ばれたセルで隣合ったセルの導
電ゲートに接続されている複数個の集積電子装置。
（６）　　第（５）項に記載した複数個の集積電子装置
に於て、前記第１の導電型がＰであり、前記第２の導電
型がＮである複数個の集積電子装置。
（７）　　第（５）項に記載した複数個の集積電子装置
に於て、供給電圧が前記ソース層に印加され、基準電圧
が前記基板に印加される複数個の集積電子装置。
（８）　　第（７）項に記載した複数個の集積電子装置
に於て、人力信号が前記ゲートに印カロされ、出力信号
が前記導電領域に発生される複数個の集積電子装置０ （９）　　第１の導電型の結晶シリコン基板と、該基板
の表面に形成された第２の導電型を持つ結晶シリコンの
第１のチャンネル層と、該第１のチャンネル層の表面に
形成された前記第１の導電型を持つ結晶シリコンの第１
のドレイン層と、該第１のドレイン層の表面に形成され
た前記第２の導電型を持つ結晶シリ−１ンの第２のドレ
イン層と、該第２のドレイン−の表面に形成された前記
第１の導電型を持つ結晶シリ−１ンの第２のブ１１ンネ
ル層と、該第２のブｔ・ンネル層の表面に形成されｉ＝
前記第２の導電型を持つ結晶シリコンのソース層と、縁
を前記第１及び第２のチャンネル層、前記第１及び第２
のドレイン層及び前記ソース闇の平面に対して垂直に１
つそれらに隣接して垂直に配回されていて、前記各層か
ら絶縁されたタングステン・ゲートと、前記第１及び第
２のドレイン層に接続されたタングステン領域とを有す
る集積電子装置。
（１０）第（９）項に記載した集積電子装置に於て、前
記第１の導電型がＰであり、前記第２の）＃電つ１がＮ
である集積電子装置。
（１１）集積電子装置を形成する方法に於て、第１の導
電型の基板を形成し、該基板の表面の上ｉこ第２の導電
型の第１のヂトンネル層を形成し、該第１のチャンネル
層の表面の上に前記第１の導電型の第１のドレイン層を
形成【ノ、該第１のドレイン層の表面の上に前記第２の
導電型の第２のドレイン層を形成し、該第２のドレイン
層の表面の上に前記第１の導電型の第２のチャンネル層
を形成し、該第２のチャンネル層の表面の上に前記第２
のＩ！導電型ソース層を形成し、当該ゲートが前記各層
から絶縁される様にして、縁を前記第１及び第２のチャ
ンネル層、前記第１及び第２のドレイン層及び前記ソー
ス層の平面に対して垂直に且つそれらに隣接して縦形に
配置された導電ゲートを形成し、前記第１及び第２のド
レイン層に接続された導電領域を形成する工程を含む方
法。
（１２）集積電子装置を形成する方法に於て、第１の導
電型の結晶シリコンの基板を形成し、該基板の表面の上
に第１の導電型を持つ結晶シリコンの第１のチャンネル
層をエピタキシャルにデポジッ１〜し、前記基板の表面
の上に前記第１の導電型の結晶シリコンの第１のドレイ
ン層をエピタキシ１１ルにデポジットし、前記基板の表
面の上に前記第２の導電型の結晶シリコンの第２のドレ
イン層をエピタキシャルにデポジットし、前記基板の表
面の上に前記第１の導電型の結晶シリコンの第２のチャ
ンネル層をエピタキシャルにデポジットし、前記基板の
表面の上に前記第２の導電型の結晶シリコンのソース層
をエピタキシャルにデポジットし、前記第１及び第２の
チャンネル層、前記第１及び第２のドレイン層及び前記
ソース層を通って前記基板に達する第１の空所（キャビ
ティ）をエツチングし、該第１の空所の壁を酸化し、前
記第１の空所に導電月利をデポジットし、前記第１及び
第２のチャンネル層、前記第１及び第２のドレイン層及
び前記ソース層を通って前記基板に達づる第２の空所を
１ツブングし、該第２の空所を＾ｉｔ記第１のチャンネ
ル層の１−面ｊ、り高く■つ前記第１のドレインＮにり
低いレベルまで絶縁材料で充填し、前記第２の空所の残
りを、前記第２のドレイン層の上面より高く１１つ前記
第２のチャンネル層より低いレベルまで導電月利で充填
し、前記第２の空所の残りを絶縁材料で充填する工程を
含む方法。
（１３）第（１２）項に記載した方法に於て、前記導電
祠利が多結晶シリコン、タングステン及び珪化チタンか
ら／′にる群から選ばれる方法。
【図面の簡単な説明】
第１図ノ５争第７図は本発明の１具体例を実施するのに
必東な処理工程を示す簡略側面図である。

Claims (2)

    【特許請求の範囲】
  1. （１）第１の導電型の基板と、該基板の表面に形成され
    た第２の導電型の第１のチャンネル層と、該第１のチャ
    ンネル層の表面に形成された前記第１の導電型の第１の
    ドレイン層と、該第１のドレイン層の表面に形成された
    前記第２の導電型の第２のドレイン層と、該第２のドレ
    イン層の表面に形成された前記第１の導電型の第２のチ
    ャンネル層と、該第２のチャンネル層の表面に形成され
    た前記第２の導電型のソース層と、縁を前記第１及び第
    ２のチャンネル層、前記第１及び第２のドレイン層及び
    前記ソースの平面に対して垂直に且つそれらに隣接して
    縦形に配置された導電ゲートとを有し、該ゲートが前記
    層から絶縁されており、更に前記第１及び第２のドレイ
    ン層に接続された導電領域を有する集積電子装置。
  2. （２）集積電子装置を形成する方法に於て、第１の導電
    型の基板を形成し、該基板の表面の上に第２の導電型の
    第１のチャンネル層を形成し、該第１のチャンネル層の
    表面の上に前記第１の導電型の第１のドレイン層を形成
    し、該第１のドレイン層の表面の上に前記第２の導電型
    の第２のドレイン層を形成し、該第２のドレイン層の表
    面の上に前記第１の導電型の第２のチャンネル層を形成
    し、該第２のチャンネル層の表面の上に前記第２の導電
    型のソース層を形成し、当該ゲートが前記各層から絶縁
    される様にして、縁を前記第１及び第２のチャンネル層
    、前記第１及び第２のドレイン層及び前記ソース層の平
    面に対して垂直に且つそれらに隣接して縦形に配置され
    た導電ゲートを形成し、前記第１及び第２のドレイン層
    に接続された導電領域を形成する工程を含む方法。
JP61225750A 1985-09-25 1986-09-24 集積電子装置とその製法 Expired - Lifetime JPH0727976B2 (ja)

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JPS62118562A true JPS62118562A (ja) 1987-05-29
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