JPH03291963A - 相補型半導体デバイス構造及び形成方法 - Google Patents

相補型半導体デバイス構造及び形成方法

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JPH03291963A
JPH03291963A JP2406736A JP40673690A JPH03291963A JP H03291963 A JPH03291963 A JP H03291963A JP 2406736 A JP2406736 A JP 2406736A JP 40673690 A JP40673690 A JP 40673690A JP H03291963 A JPH03291963 A JP H03291963A
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ロバート　グルーバー，ザ　サード
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
［０００１］
【産業上の利用分野】
本発明は一般的に半導体回路に関し、より詳細には分離
絶縁体垂直ＣＭＯ３構造に関する。 ［０００２］
【従来の技術】
半導体工程では、垂直寸法を正確に制御できる垂直構造
を形成する方が容易なことがある。参照としてここに組
み入れた、チャタジー（Ｃｈａｔｔｅｒｊｅｅ）の米国
特許第４，７４０，８２６号及びシャー等（Ｓｈａｈ　
　ｅｔ　　ａｌ）の米国特許第４，８１０，９０６号に
は、２個の垂直トラジスタが垂直方向にアラインされて
ＣＭＯＳインバータを形成する集積電子デバイスが開示
されている。 こうして、Ｎ十型基板の表面上にＰ型材料層が形成され
、それに続いてＮ十層、Ｐ十層、Ｎ−層及びＰ十層が形
成された前記積層の一面に沿ってトレンチがエツチング
され中間レベルＰ十及びＮ十層へのコネクタが形成され
た前記もう一つのトレンチも形成され、ゲート絶縁体お
よびゲートがその中に形成された前記ゲートはＮチャネ
ル及びＰチャネルトラジスタの両方のゲートとして作用
する。コネクタは２個のトラジスタの接続されたソース
／ドレーン領域から出力を与えるのに使用された前記従
って、常に直列である、一対の相補電界効果型トラジス
タ中を垂直に電流が流れる。 ［０００３］ 前記特許に開示された概念を使用１−でＣＭＯＳインバ
ータ、及び複数個のインバータを含むＮＯＲゲート等の
他の構造を形成することができる。しかしながら積層ト
ラジスタはソース／ドレーン領域を接続しているため、
類似の垂直構成を使用してより複雑な論理素子を形成す
るのは困難である。 ［０００４］ 従って、複雑な論理デバイスを構成することができる積
層垂直トラジスタ構造を提供するニーズが生じてきた。 ［０００５］ 本発明に従って、従来の垂直トラジスタデバイスに付随
する欠点や問題点が実質的に解消される相補型半導体デ
バイスが提供された前記［０００６］ 本発明の相補型半導体構造は第１の導電性の基板を含み
、その上に第２の導電性の第１のチャネル層が形成され
た前記前記第１の導電性の第１の表面下第１が第１の一
つと電気的に形成された前記第１の表面下第１の表面上
に絶縁層が形成され、第２の導電性の第２の表面下第１
が絶縁層の表面上に形成された前記第２の表面下第１の
表面上に第１の導電性の第２のチャネル層が形成され、
第２の一つと電気的に第２の導電性の第３の表面下第１
が形成された前記第１及び第２のチャネル層を形成して
その面に直角な縁上に垂直にゲート回路が堆積され、そ
こから絶縁された前記 ［０００７］ 本発明の相補型半導体デバイスによ；八いくつかの技術
的利点が得られる。第１に、各メサの頂部及び底部トラ
ジスタは接続されておらず且つ両方を使用する必要がな
いため、相補構造を使用して複雑な構造を設計すること
ができる。第２に、タイミングのとられたエツチング距
離が半分にカットされるようにシリコンエツチングステ
ップに中間エッチ停止を与えることにより、中間レベル
絶縁体が工程制御を行う。第３に、実施例においてデバ
イス表面にＮチャネルトランジスタを設ける場合、回路
の設計に擬似ＮＭＯ３構造を使用することが容易になる
。 第４に、構造を効率的なハニカムレイアウトへ修正して
全体回路サイズを最小限とすることができる。 ［０００８］
【実施例】
図１は本発明の一実施例を製造する最初の処理ステップ
を示す側部断面図である。基板１４上にドープト層１０
．１２が形成されている。ドープト層１０．１２は（例
えば、分子線エピタキシャル技術を使用して）エピタキ
シャルに形成したり打込みにより形成することができる
。これらの技術を使用することにより、Ｎ及びＰ型ドー
ピング材間の急激な遷移を行うことができる。例えば、
Ｐ十型層１０はおよそ１，０００〜２，０ＯＯＡ厚とし
Ｎ型層１２は２，０００〜５．　０００Ａ厚とすること
ができ、ドープト層１６，１８．２０は厚い酸化物層２
２によりＰ十型層１０から分離されている。層１６．２
０は１，０００〜２，０００Ａ程度とし層１８は２，０
００〜５，０ＯＯＡ程度とすることができる。所望によ
り、これよりも厚いもしくは薄い層を形成することもで
き、それは発明の範囲内とみなされた前記臨界厚には、
好ましくは前記範囲内にある、層１２．１８が含まれる
。しかしながら、層１２．１８は任意所望の電気的ゲー
ト長となるように選定することができる。 ［０００９］ いくつかの方法により、中間レベル絶縁体層２２を形成
することができる。このような一つの方法では、酸化物
ボンディングもしくは他の形状のウェハーウェハボンデ
ィングを使用して２枚のスライスを対面ジヨイントし、
それに続いてラッピング及びエッチ停止までのグローバ
ルエッチバックを行って第２のスライスを薄くし、頂部
半導体層１６，１８．２０が第２のスライスから生じ下
部層１０１２．１４が第１のスライスから生じるように
する。本発明のこの実施例により、厚い絶縁体層２２と
することができる利点が得られ、それは絶縁体の厚さを
大きくするためのコストはエツチング及び堆積時間を増
大することだけであるためである。厚い絶縁体層２２に
より寄生容量及び絶縁体層を通る漏洩が低減された前記 ［００１０］ また、あまり好ましいことではないが、層１６，１８．
２０を形成する前に、ＳＯＩ構造を作るのに使用するよ
うな、打込み及びアニール工程を使用することもできる
。この工程はＳＯＩ構造に使用するよりも遥かに低エネ
ルギで実施できる。例えば、（オートドーピングに対す
る適切な予防策を講じて）Ｐ十基板１４上に厚いＮ−層
を成長させることができる。第２のＰ型打込みを実施し
て中間レベルＰ十層１０を形成することができる。次に
、２００Ａの停止距離において、例えば、１×１０１５
ｃｍ−２の酸素注入量で酸素打込みを実施することがで
きる。 次に、打込技術を使用してエピタキシャル成長を再開し
中間レベルＮ十層２０及びＮ十層１６を形成することが
できる。 ［００１１］ 層１０，１２，１６，１８．２０を形成した後、層１６
上にマスキング層２４が形成された前記マスキング層２
４は適切なマスキング材で形成され、公知のホトリソグ
ラフィック技術を使用してパターン化された前記［００
１２］ 図２において、マスキング層２４はエツチング工程中に
トレンチ２６を作るのに使用された前記トレンチ２６は
半導体材のメサ２８を包囲するように延在している。図
２に示す実施例において、中間レベル絶縁体２２により
有効なエッチ停止が提供される処理制御が向上する。 ［００１３］ 図３は、トレンチ２６が完成される、第３の処理段階後
の本発明の側部断面図である。シリコンに対して選択的
である酸化物エツチングステップを使用して中間レベル
絶縁体層２２を通るトレンチ部がエツチングされた前記
絶縁体エツチングに続いて、もう一つのシリコンエツチ
ングを使用してＰ十型層１０及びＮ型層１２を通り一部
基板１４内に入るトレンチがエツチングされた前記［０
０１４］ 図４に、第４の処理段階後の本発明の側部断面図を示す
。代表的に二酸化ケイ素層である、手肌化絶縁層３０が
図３の構造の表面上のトレンチ２６内に形成された前記
絶縁層は、例えば、化学気相堆積により形成することが
できる。 ［００１５］ 図５ａ〜図５０はメサ２８との接続を行う別の構造を示
す。本発明の別の２つの実施例では、（トレンチ２６ａ
、２６ｂに示す）図５ａと図５ｂの埋込層相互接続が組
み合され、且つ（トレンチ２６ａ、２６ｃに示す）図５
ａと図５０の相互接続が組み合されている。図５ａは本
発明の側部断面図を示し、メサ２８のＮ土層２０へのタ
ングステンコンタクトが設けられている。本実施例にお
いて、二酸化ケイ素層３０がエッチバックされて中間レ
ベル絶縁体２２の中間レベルまでトレンチを充填するプ
ラグ３２を提供する。タングステン層３４として示す、
埋込横方向相互接続もしくは他の導電層がプラグ３２上
に形成されＮ土層２０との電気的接続を行う。タングス
テン層３４上に絶縁層３６が形成された前記例えば、絶
縁層３６は二酸化ケイ素堆積及びエッチバック技術によ
り形成することができる。実施例には２本のトレンチ２
６ａが示されているが、Ｎ土層２０とのコンタクトを行
うのに１本のトレンチしか必要としないことをお判り願
いたい。他方のトレンチは図６に示すようにトランジス
タのゲートとのコンタクトに使用される［００１６］ 図５ｂはＰ土層１０がコンタクトされる構造を示す。本
構造において、絶縁層３０はエッチバックされてＰ土層
１０の中間レベルまでトレンチを充填するプラグ３８を
形成する。タングステン層４０として示す埋込横方向相
互接続がプラグ３８上に形成され、Ｎ土層２０とコンタ
クトすることなく、Ｐ土層１０との接続を与える。トレ
ンチ２６ｂを充填するタングステン層４０上に絶縁層４
２が形成された前記ここでも、Ｐ土層１０とのコンタク
トには一つのコンタクト４０１．か必要とせず、他方の
トレンチは、図６に示すような、ゲートコンタクトを提
供するのに使用したり、あるいは絶縁材で完全に充填す
ることができる。 ［００１７］ 図５Ｃはメサ２８のＮ十及びＰ土層１０．２０を接続す
る構造を示す。本実施例において、Ｐ土層２０の中間レ
ベルまでプラグ４４が形成された前記Ｐ土層１０がＮ土
層２０と電気的に接続されるように、タングステン層４
６として示す、埋込横方向相互接続が形成された前記絶
縁層４８はトレンチ２６ｃの残部を充填するのに使用さ
れた前記 ［００１８］ 図６にメサ２８からなる２個の垂直トラジスタに対する
共通ゲート領域の形成を示す。本発明のこの局面は前記
米国特許第４，７４０，８２６号及び第４，８１０．９
０６号で検討されている。説明の目的で、共通ゲートの
形成は、Ｎ十層２０との接続を行う、図５ａの構造に関
連して示す。 ［００１９］ トレンチ５０ａ、５０ｂは、マスキング層５２を使用し
て、各トレンチ２６ａに隣接して形成された前記図６の
構造は熱酸化工程にかけられ、トレンチ５０ａ。 ５０ｂによりシリコンが露呈される場所に二酸化ケイ素
層５４を形成する。二酸化ケイ素層５４によりメサ２８
内の垂直トラジスタに対するゲート絶縁が行われる。 ［００２０］ 図７は第７処理段階後の本発明の側部断面図を示す。代
表的とタングステンにより形成される導電領域５６がト
レンチ５０ａ、５０ｂ内に形成された前記トレンチ５０
ａ内に形成される導電領域５６により隣接プラグ３２と
の電気的コンタクトが行われ、トレンチ５０ｂ内に形成
された導電領域５６により垂直トラジスタへのゲートが
提供された前記こうして、トレンチ５０ｂ内に形成され
た導電領域５６に隣接するプラグ３２により、所望によ
り、隣接メサへの導電径路が提供された前記
【００２月 充填トレンチ２６上及びメサ２８と導電領域５６とのジ
ヨイントに絶縁領域５８が形成された前記構造の露呈部
上にコンタクト６０が形成された前記複雑な構造により
メサ２８と導電領域５６間の電気的接続を行ういくつか
の相互接続レベルが得られる。好ましくは、少くとも２
つの相互接続層が表面上で使用されるが、別の実施例で
は必要に応じてこの条件とは変えることができる。 ［００２２］ 本発明はメサからなる２個の垂直トラジスタに対する共
通ゲートを示しているが、２種の相互接続（２６ａと２
６ｂもしくは２６ａと２６０）により各トラジスタに対
して別々の接続を行うことができるため、回路径路内で
両方のトラジスタを使用する必要はない。 ［００２３］ 図８に示すように、本発明はコンタクトの半導体メサ２
８との横方向短絡を防止する六角グリッド（ハニカム）
レイアウトに修正することができる。図８において、半
導体メサ２８は６つの領域に包囲されている。絶縁材で
充填されたトレンチからなる絶縁領域６２は図５ａ〜図
５０及び図７に示すような導電領域６４を分離する。六
角レイアウトにより３つの導電領域、一つのゲート及び
２つの埋込横方向相互接続により包囲されたメサに対す
る効率的な構造が提供された前記各絶縁領域６２、導電
領域６４及びメサ２８のサイズは１個のレイアウトピク
セルと同じ位小さくすることができるため、この構造に
より効率的な構成が提供された前記 ［００２４］ Ｐチャネルトラジスタ上に堆積されたＮチャネルトラジ
スタを有するものとして本発明を示してきたが、いずれ
のトラジスタも他方のトラジスタ上に堆積させることが
できる。しかしながら、Ｎチャネルトラジスタを頂部に
設けると、Ｎチャネルデバイスはさらに容易にアクセス
可能となり、全ＣＭＯ３構造の替りに擬似ＮＭＯ５構造
を使用することが容易になる。 ［００２５］ 中間レベル絶縁体２２を形成する際、２つの方法をとる
ことができる。代表的に酸化物ボンディングにより、比
較的厚い絶縁体を提供することができ、それにより寄生
容量及び絶縁体を通る漏洩が低減された前記また、設計
者は低品位絶縁体を層１０から層２０への寄生分布コン
ダクタンスとして処理して、絶縁体のコンダクタンスが
信号径路ヘロードする領域において絶縁することができ
る。幾分漏洩する絶縁体を使用すればある種の浮動ノー
ド問題が避けられて、半導体メサの上部が長期間電荷を
保持することが防止された前記［００２６］ 本発明は従来技術に較べていくつかの利点を提供する。 第１に、各メサの頂部及び底部トラジスタが接続されて
いないため、より複雑な構造を設計することができる。 第２に、タイミングのとられたエツチング距離が半分に
カットされるようにシリコンエツチングステップに中間
エッチイ亭止を設けることにより、中間レベル絶縁体が
処理制御を行う。第３に、デバイス表面にＮチャネルト
ラジスタが設けられている実施例により、回路設計に於
ける擬似ＮＭＯ５構造の使用が容易になる。第４に、構
造を効率的なハイカムレイアウトに修正して全体回路サ
イズを最少限とすることができる。 ［００２７］ 本発明の詳細な説明してきたが、特許請求の範囲に定義
された発明の精神及び範囲を逸脱することなくさまざな
ま変更、置換及び修正が可能である。 ［００２８］ 以上の説明に関して更に以下の項を開示する。 （１）　　第１の導電性の基板と、チャネル層の表面上
に形成された第２の導電性の第１のチャネル層と前記第
１の一つと電気的に形成された前記第１の導電性の第１
の表面下第１と、層に隣接してその面と直角な縁上に形
成された絶縁層を形成し、前記絶縁層の表面上に形成し
、前記絶縁層の導電性の第２の表面下第１と、前記第２
の表面下第１の表面上に形成された前記第１の導電性の
第２のチャネル層を形成し、前記第２の一つと電気的に
形成し、前記絶縁層の導電性の第３の表面下第１と、前
記第１及び第２のチャネル層を形成してその面に直角な
繰上に垂直に堆積され且つそこから絶縁されているゲー
ト回路、とを含む相補型半導体デバイス構造。 ［００２９］ （２）　　第（１）項記載の半導体構造において、さら
に前記第１の表面下第１に接続され且つ前記第２の表面
下第１から絶縁されている導電領域を含む、相補型半導
体デバイス構造。 ［００３０］ （３）　　第（１）項記載の半導体構造において、さら
に前記第２の表面下第１と接続され且つ前記第１の表面
下第１から絶縁されている導電領域を含む、相補型半導
体デバイス構造。 ［００３１３ （４）　　第（１）項記載の半導体構造において、さら
に前記第１及び第２の表面下第１に接続された導電性領
域を含む、相補型半導体デバイス構造。 ［００３２］ （５）　　第（１）項記載の半導体構造において、前記
ゲート回路は、前記基板と前記第１の表面下第１との間
で前記第１の導電層内にチャネルを画定する第１のゲー
ト領域と、 前記第２及び第３の表面下第１間で前記第２の導電層内
にチャネルを画定する第２のゲート領域、 を含む相補型半導体デバイス構造。 ［００３３］ （６）　　第（５）項記載の半導体構造において、前記
第１の導電性はＰ型溝電性からなり前記第２の導電性は
Ｎ型導電性を含む、相補型半導体デバイス構造。 ［００３４］ （７）　　第（１）項記載の半導体デバイスにおいて、
前記ソース／ドレーン及びチャネル層は横方向に絶縁さ
れて６角形の半導体メサを画定する、相補型半導体デバ
イス構造。 ［００３５］ （８）　　基板と、基板表面におけるモノクリスタル半
導体メサと、前記メサの表面下第１の所定の深さに堆積
されて前記メサの中の所定の１個と電気的接続を行う第
１の薄膜導電層を形成し、前記メサの表面下第２の所定
の深さに堆積されて前記メサの中の所定の１個と電気的
接続を行う第２の薄膜導電層とを含み、前記第２のコン
タクトは前記第１のコンタクトから電気的に絶縁されて
いる、半導体デバイス［００３６］ （９）　　第（８）項記載の半導体デバイスにおいて、
前記メサは絶縁層により分離された第１及び第２の垂直
トラジスタを含む、半導体デバイス。 ［００３７］ （１０）第（９）項記載の半導体デバイスにおいて、前
記第１のコンタクトは前記第１の垂直トラジスタのソー
ス／ドレーンに接続され、前記第２のソース／ドレーン
は前記第２の垂直トラジスタのソース／ドレーンに接続
されている、半導体デバイス。 ［００３８］ （１１）第（９）項記載の半導体デバイスにおいて、前
記第１の垂直トランジスタはＮチャネルトランジスタを
含む半導体デバイス。 ［００３９］ （１２）第（１１）項記載の半導体デバイスにおいて、
前記第２の垂直トランジスタはＰチャネルトランジスタ
を含む、半導体デバイス。 ［００４０］ （１３）第（１２）項記載の半導体デバイスにおいて、
前記Ｎチャネルトランジスタは前記Ｐチャネルトランジ
スタ上に堆積されている、半導体デバイス。 ［００４１］ （１４）第（８）項記載の半導体デバイスにおいて、前
記メサは六角形メサを含む、半導体デバイス。 ［００４２］ （１５）第（１４）項記載の半導体デバイスにおいて、
前記第１及び第２のコンタクトは六角形コンタクトを含
む半導体デバイス。 ［００４３］ （１６）基板表面上に第２の導電性の第１のチャネル層
と形成し、チャネル層の所定の深さに第１の導電性の第
１の表面下第１を形成し、層に隣接してその面と直角な
縁上に絶縁層を形成し、前記絶縁層の所定の深さに第２
の導電性の第２の表面下第１を形成し、前記第２の表面
下第１の所定の深さに第１の導電性の第２のチャネル層
を形成し、前記第２の一つと電気的に前記第２の導電性
の第３の表面下第１を形成し、形成されるメサを前記ソ
ース／ドレーン及びチャネル層から絶縁するトレンチを
形成し、前記メサの表面下拵１の所定の深さに第１の薄
膜導電層を形成して前記メサの一つに垂直接続を行い、
前記メサの表面下拵２の所定の深さに第２の薄膜導電層
を形成して前記メサの一つに垂直コンタクトを行い、前
記メサの一つに垂直に堆積されたケ゛−ト絶縁層を形成
し、前記ゲート絶縁層を形成するゲートを形成し、メサ
の前記ゲート、薄膜導電層及び第３の表面下第１の一つ
をコンタクトし且つ相互接続する、ステップを含む第１
の導電性の基板上に相補型半導体構造を形成する方法。 形成する方法。 ［００４４］ チングして六角形メサを形成するステップを含む、相補
型半導体構造形成法。 ［００４５］ （１８）第（１７）項記載の方法において、前記導電層
形成ステップは、前記トレンチの一つ内に絶縁材の第１
のプラグ層を形成し、前記プラグ層と隣接する導電層を
形成し、前記導電層と隣接する第２のプラグ層を形成す
る、ステップを含む、相補型半導体構造形成法。 【図面の簡単説明】
【図１】 第１の処理段階後の本発明の側部断面図、
【図２】 第２の処理段階後の本発明の側部断面図、
【図３】 第３の処理段階後の本発明の側部断面図、
【図４】 第４の処理段階後の本発明の側部断面図、
【図５】 第５の処理段階後の中間レベル拡散領域へのさまざまな
接続を示す本発明の側部断面図、
【図６】 第６の処理段階後の本発明の側部断面図、
【図７】 第７の処理段階後の本発明の側部断面図、
【図８】 ハニカムレイアウトを使用した本発明の実施例の平面図
。
【符号の説明】
１０　　ドープト層 １２　　ドープト層 １４　基板 ６ １８ ０ ２ ４ ６ ８ ０ ２ ４ ６ ８ ０ ２ ４ ６ ８ ０ ２ ４ ６ ８ ０ ２ ４ ドープト層 ドープト層 ドープト層 酸化物層 マスキング層 トレンチ メサ 絶縁層 プラグ タングステン層 絶縁層 プラグ タングテン層 絶縁層 プラグ タングステン層 絶縁層 トレンチ マスキング層 二酸化ケイ素層 導電領域 絶縁領域 コンタクト 絶縁領域 導電領域
【書類芯】
図面
【図１】
【図４】 −３９９− 特開平３−２９１９６３　（１７）
【図６】
【図７】
【図８】

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】第１の導電性の基板と、 前記基板の表面上に形成された第２の導電性の第１のチ
    ャネル層と、前記第１のチャネル層の表面上に形成され
    た前記第１の導電性の第１のソース／ドレーン層と、 前記第１のソース／ドレーン層の表面上に形成された絶
    縁層と、前記絶縁層の表面上に形成された前記第２の導
    電性の第２のソース／ドレーン層と、前記第２のソース
    ／ドレーン層の表面上に形成された前記第１の導電性の
    第２のチャネル層と、 前記第２のチャネル層の表面上に形成された前記第２の
    導電性の第３のソース／ドレーン層と、 前記第１及び第２のチャネル層に隣接してその面と直角
    な縁上に垂直に堆積され且つそこから絶縁されているゲ
    ート回路、を含む相補型半導体デバイス構造。
  2. 【請求項２】基面表面上に第２の導電性の第１のチャネ
    ル層を形成し、前記基板の表面上に前記第１の導電性の
    第１のソース／ドレーン層を形成し、前記第１のソース
    ／ドレーン層の表面上に絶縁層を形成し、前記絶縁層の
    表面上に前記第２の導電性の第２のソース／ドレーン層
    を形成し、 前記第２のソース／ドレーン層の表面上に前記第１の導
    電性の第２のチャネル層を形成し、 前記第２のチャネル層の表面上に前記第２の導電性の第
    ３のソース／ドレーン層を形成し、 形成されるメサを前記ソース／ドレーン及びチャネル層
    から絶縁するトレンチを形成し、 前記メサの表面下第１の所定の深さに第１の薄膜導電層
    を形成して前記メサの一つと電気的に接続を行い、 前記メサの表面下第２の所定の深さに第２の薄膜導電層
    を形成して前記メサの一つと電気的コンタクトを行い、 前記メサの一つに垂直に堆積されたゲート絶縁層を形成
    し、前記ゲート絶縁層に隣接するゲートを形成し、メサ
    の前記ゲート、薄膜導電層及び第３のソース／ドレーン
    層の一つをコンタクトし且つ相互接続する、 ステップを含む第１の導電性の基板上に相補型半導体構
    造を形成する方法。
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