JP2775738B2 - 半導体装置 - Google Patents
半導体装置Info
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、誘電体で絶縁分離した半導体装置に関す
る。 〔従来の技術〕 半導体装置における素子の分離構造は種々提案されて
いるが、耐圧、容量、スピード、リーク等の特性が優れ
るということから誘電体分離構造が近年注目されてい
る。 そのような従来の誘電体分離構造を第６図（ａ）〜
（ｆ）に示す断面図を用いて説明する。製造工程順に説
明すると、まず第６図（ａ）に示すように、鏡面に表面
処理されたＮ型シリコン基板100に高濃度のＮ型不純物
によるイオン注入を行い、引続き、このＮ型シリコン基
板100の主表面を酸化する。一方、高濃度のＮ型不純物
を有する別のＮ型シリコン基板101の主表面を酸化する
と共に、鏡面に表面処理する。そうした上で、第６図
（ｂ）に示すように、この２枚のＮ型シリコン基板100,
101の主表面をいわゆる直接接合技術により接合する。
次に第６図（ｃ）に示すように、Ｎ型シリコン基板100
の他主面側より所定領域を、Ｎ型シリコン基板101内部
まで達するようにエッチングを行う。尚、このエッチン
グはＮ型シリコン基板100,101はその両者間の酸化膜に
て使用するエッチング液が異なるので、計３回のエッチ
ング工程にて行われる。 次に、第６図（ｄ）に示すように、所定のＮ型不純物
濃度を有するエピタキシャル層102をこの上にエピタキ
シャル成長させ、引続き、第６図（ｅ）に示すように、
ラッピングと表面研磨を行い基板を所定の厚みにする。
そして、第６図（ｆ）に示すように、Ｎ型シリコン基板
100の所定領域を反応性イオンエッチング（RIE）により
エッチングを行い、酸化膜に達する溝を掘り、その後、
この溝内の表面を熱酸化する事により熱酸化膜103を形
成すると共に、その中を多結晶シリコン104にて埋め
る。そして、このようにして形成される半導体基板はＮ
型シリコン基板101とエピタキシャル層102による領域Ａ
と、熱酸化膜103及び多結晶シリコン104により囲まれた
領域Ｂとは、熱酸化膜103及び両基板100,101間の酸化膜
により電気的に分離された状態となり、この領域Ａ内に
はＮ型シリコン基板101の他主面を１つの電極とする、
例えばパワーMOSトランジスタ等の電力素子が形成さ
れ、又、領域Ｂ内にはその電力素子の動作を制御するた
めの例えばバイポーラトランジスタ、CMOSFET等が形成
され、全体としていわゆるインテリジェントパワーデバ
イスを構成する。 〔発明が解決しようとする問題点〕 しかしながら、上記のように構成される従来の半導体
装置においては、両基板100,101間に形成される酸化膜
は両基板100,101を完全に電気的に分離することはでき
ず、Ｎ型シリコン基板101の電位変化の影響を受けて領
域Ｂ内に形成される素子の特性が悪化するという問題が
ある。これは例えば、領域Ａ内に形成される電力素子の
動作状態、あるいは外部からのノイズに応じてＮ型シリ
コン基板101の電位が変化すると、この変化に応じて領
域Ｂ内に形成される素子、例えばMOSFETにバック・チャ
ネルが発生して、そのしきい値電圧が大きく変化するも
のである。 そこで本発明は、上記のような従来技術の不具合に鑑
みて創案されたもので、誘電体で分離した領域内に形成
される素子が、その下地基板の電位変化の影響を受けな
いようにした半導体装置を提供することを目的としてい
る。 〔問題点を解決するための手段〕 上記の目的を達成する為に、第１の発明による半導体
装置は、基板と、前記基板内あるいはその主表面の所定
領域に配置される絶縁膜と、少なくとも前記絶縁膜上に
配置される多結晶半導体層と、少なくとも前記多結晶半
導体層上に配置される単結晶半導体層と、前記単結晶半
導体層の主表面より前記絶縁膜に達するように形成さ
れ、この領域により囲まれた領域と他の領域とを電気的
に絶縁する分離領域と、前記分離領域により囲まれた前
記単結晶半導体層の領域内に形成されるとともにそのソ
ース，ドレインの接合深さが該単結晶半導体層の厚さよ
り浅いMOS型の半導体素子とを備える事を特徴としてい
る。 また、第２の発明による半導体装置は、半導体基板
と、前記半導体基板の一主面の第一領域上あるいはその
近傍の基板内部に設けられた絶縁膜と、前記絶縁膜の上
方に配置された第一単結晶半導体層と、前記第一単結晶
半導体層の主表面より前記絶縁膜に達するように形成さ
れ、この領域により囲まれた領域を他の領域から電気的
に絶縁する分離領域と、少なくとも前記分離領域により
囲まれた領域内において、前記絶縁膜と前記第一単結晶
半導体層の間に配置された多結晶半導体層と、前記半導
体基板の前記一主面の第二領域上に設けられ、前記半導
体基板と電気的に導通するとともに前記第一単結晶半導
体層とは電気的に絶縁分離された第二単結晶半導体層と
を有し、前記半導体基板と電気的に接続している前記第
二単結晶半導体層は、その前記半導体基板との境界面か
ら前記多結晶半導体層と前記第一単結晶半導体層との境
界面と同一高さまでの下層領域と、前記下層領域の表面
から前記第一単結晶半導体層の前記主表面と同一高さま
での上層領域とからなることを特徴としている。 〔作用〕 上記のように構成される第1,第２の発明各々の半導体
装置によると、多結晶半導体層が基板からの電気力線を
終端するように作用し、その上の単結晶半導体層にはそ
の電気力線が及ばないようになる。従って、分離領域に
よって囲まれた領域内にMOS型の半導体素子を形成して
も、該半導体素子は基板の電位変化による影響を受ける
ことなく、良好な動作をするようになる。 その上、第１の発明ではMOS型の半導体素子のソー
ス，ドレインの接合深さを単結晶半導体層の厚さより浅
くなるようにしており、多結晶半導体層に導電性を持た
せることも又その不純物濃度も自由に設定することも可
能であり、たとえ高濃度に設定したとしても多結晶半導
体層を設けたことによってMOS型の半導体素子の素子動
作に不具合が生じることはない。また第２の発明におい
ては、第二単結晶半導体層を下層領域と上層領域とから
構成するようにしており、第二単結晶半導体層の厚さを
第一単結晶半導体層の厚さに制約されることなく、下層
領域の厚さ，即ち多結晶半導体層の高さ分、自由に厚さ
設定できる。また、その導電型，不純物濃度も上層領域
や第一単結晶半導体層のそれらから独立して設定するこ
とも可能である。 〔実施例〕 以下、本発明を図面に示す実施例を用いて詳細に説明
する。 第１図（ａ）〜（ｇ）は本発明の第１実施例による半
導体装置を製造工程順に説明する為の断面図である。ま
ず第１図（ａ）に示すように、（100）面の結晶面をも
ち、高濃度にP,As,Sb等のＮ型不純物を含んだN+型シリ
コン基板１に対して、その主表面の所定領域に部分的に
熱酸化膜（SiO2）２を形成する。この熱酸化膜２は、例
えば1000℃のスチーム中にて0.5〜1.0μｍの膜厚に形成
され、通常のフォトリソグラフィ技術によりその一部を
除去したものである。尚、ここで用いる基板としては、
第７図の断面図に示すようにN+型シリコン基板1a上に低
濃度にＮ型不純物を有するN-型エピタキシャル層1bを形
成したものを使用してもよい。 次に、第１図（ｂ）に示すように、1000〜1200℃にて
As,P等の不純物を流しながらエピタキシャル成長を行
い、膜厚が0.5〜５μｍ、高濃度のＮ型不純物を含むエ
ピタキシャル層３を形成する。この場合、N+型シリコン
基板１上に直接形成されるエピタキシャル層3aはN+型シ
リコン基板１の結晶性を良好に受け継ぎ、単結晶の層と
なるが、熱酸化膜２上のエピタキシャル層3bは多結晶の
層となる。尚、エピタキシャル成長時は不純物を導入す
ることなく成長させ、後に拡散、イオン注入等によりＮ
型不純物を導入してもよい。 次に、第１図（ｃ）に示すように、いわゆる鏡面研磨
を行い、エピタキシャル層3aとエピタキシャル層3bを同
じ高さになるようにして平滑な表面を形成する。 次に、第１図（ｄ）に示すような、５〜10Ωcmの抵抗
率、（100）面の結晶面を有し、低不純物濃度のN-型シ
リコン基板４を用意して、第１図（ｅ）に示すようにこ
のN-型シリコン基板４の主表面とエピタキシャル層３の
表面をいわゆる直接接合技術により強固に接合する。こ
の接合は例えば、RCA洗浄と呼ばれる洗浄、すなわち、H
2O2＋NH4OH＋H2O,HF＋H2O,H2O2＋HCl＋H2O溶液により順
に洗浄して、埃、酸、油脂分等のないクリーンな表面を
形成し、鏡面にされたN-型シリコン基板４の主表面及び
エピタキシャル層３の表面を接着し、800〜1200℃の炉
中に挿入して行われる。 次に、N-型シリコン基板４の他主面を、必要に応じて
研磨あるいはエッチング等により除去して所定の厚みに
する。そして第１図（ｆ）に示すようにエピタキシャル
層3b及びその上のN-型シリコン基板４に、そのN-型シリ
コン基板４の他主面側から例えばシリコン酸化膜をマス
クとしてRIE法によりエッチングを行い、熱酸化膜２に
達する溝を掘る。そしてその溝内の側壁に熱酸化又はCV
D法により絶縁膜５を形成し、引続き、この溝を多結晶
シリコン６により埋込み、表面に露出した余分な多結晶
シリコンを研磨で除去して、いわゆるトレンチアイソレ
ーションを形成する。この時、N-型シリコン基板４内に
は、絶縁膜５及び熱酸化膜２により、区画、囲まれた領
域Ｄが存在し、その領域Ｄは他のN-型シリコン基板４、
エピタキシャル層3a及びN+型シリコン基板１により成る
領域Ｃと電気的に完全に分離される。 次に、第１図（ｇ）に示すように、領域Ｃ内には公知
の半導体加工技術を用いてＰ型拡散層７、N+型拡散層
８、ゲート絶縁膜９及びゲート電極10を形成し、又、N+
型シリコン基板１の他主面にドレイン電極11を形成して
DMOS構成のパワーMOSトランジスタを形成する。又、領
域Ｄ内には、まず拡散、イオン注入により所望とするＮ
型不純物濃度を有するNwell領域12を形成し、引続き、
ソース及びドレイン領域となるP+型拡散層13、ゲート絶
縁膜14、及びゲート電極15を形成して、例えばＰ型チャ
ネルのMOSトランジスタを形成する。その後、各半導体
素子に対して電極、配線、表面保護膜等を形成して、本
実施例の半導体装置を構成する。尚、上記の例では領域
Ｄ内にNwell領域12を形成した後にＰ型チャネルのMOSト
ランジスタを形成したが、Pwell領域を形成した後にＮ
型チャネルのMOSトランジスタを形成してもよく、又、
バイポーラトランジスタ等の他の半導体素子、ロジック
回路等を形成してもよい。 そこで、上記のようにして形成される本実施例の半導
体装置によると、領域Ｄの底部に存在する多結晶のエピ
タキシャル層3bには多量のトラップが存在しており、こ
のエピタキシャル層3bはN+型シリコン基板１からの電気
力線を終端するように作用するシールド層となっている
ので、領域Ｄ内に形成されるMOSトランジスタ等の半導
体素子はN+型シリコン基板１の電位変化による影響を受
けることなく、良好な動作をする。ここで、本実施例の
ようにインテリジェントパワーデバイスとして構成した
場合、電力素子の動作状態に応じてN+型シリコン基板１
の電位が大きく変化するが、そのような電位変化の影響
を受けることがないので、本発明はこのようなインテリ
ジェントパワーデバイスを構成した場合、極めて有効で
あるといえる。 また、本実施例によると、領域Ｃ内に形成されるパワ
ーMOSトランジスタにおいて、N+型シリコン基板１とN-
型シリコン基板４との間が、N+型の単結晶のエピタキシ
ャル層3aにて接合されているので、接合部の抵抗成分が
非常に小さくなり、トランジスタの高性能化がはかれ
る。 又、本実施例にて説明した製造方法と、同様にインテ
リジェントパワーデバイスを形成するための製造方法と
して、第６図を用いて説明した従来の製造方法とを比較
すると、従来の方法では第６図（ｃ）を用いて説明した
ように、計３回のエッチング工程が必要であり、又、第
６図（ｄ）に示すように成長させるエピタキシャル層10
2は比較的厚い膜が必要であるために工程が複雑とな
り、コスト高となるのに対して、本実施例の方法はその
ような必要がなく、工程が比較的簡単となり、安価に製
造できるという効果がある。 次に、第２図（ａ）〜（ｃ）を用いて本発明の第２実
施例を説明する。 まず第２図（ａ）に示すように、上記第１実施例にて
第１図（ａ）を用いて説明したのと同様にしてN+型シリ
コン基板１上に熱酸化膜２を形成する。そして第２図
（ｂ）に示すように、この上に例えばプラズマCVD法を
用いて非晶質のシリコン層16を堆積する。 次に、第２図（ｃ）に示すように、500〜1100℃にて
熱処理を行い、固相エピタキシャル成長させる。この
時、N+型シリコン基板１上の非晶質シリコン層16aはそ
のN+型シリコン基板１の結晶性を良好に受け継ぎ、大部
分は単結晶化するが、熱酸化膜２上の非晶質シリコン層
16bは多結晶化する。その後、P,As等のＮ型不純物を拡
散又はイオン注入等により導入してN+高濃度化する。
尚、この場合、非晶質シリコン層16aを形成する時に同
時にＮ型不純物を導入してN+高濃度化しておいてもよ
い。次に、鏡面研磨を行い表面を平滑にした後、上記第
１実施例の第１図（ｄ）〜（ｇ）と同様の方法にて形成
し、本実施例の半導体装置を構成する。 そこでこの第２実施例における半導体装置及びその製
造方法においても上記第１実施例と同様の効果がある。
尚、本実施例において非晶質シリコン層16を形成する方
法としては、多結晶シリコン層を形成した後にSi,As,P
等のイオンを注入して非晶質化してもよい。又、その非
晶質シリコン層16を単結晶（あるいは多結晶）化する方
法としては、いわゆるレーザ再結晶化等のビームメルト
手法を用いてもよい。 次に、第３図（ａ）〜（ｃ）を用いて本発明の第３実
施例を説明する。 まず第３図（ａ）に示すように、上記第１実施例にて
第１図（ａ）を用いて説明したのと同様にして、N+型シ
リコン基板１上に熱酸化膜２を形成する。そして、第３
図（ｂ）に示すように、この例に例えばLPCVD法により
多結晶シリコン層17を堆積する。そして、第３図（ｃ）
に示すように、鏡面研磨を行い表面を平滑にした後、上
記第１実施例の第１図（ｄ）〜（ｇ）と同様の方法にて
形成し、本実施例の半導体装置を構成する。 そこで、この第３実施例における半導体装置及びその
製造方法においても上記第１実施例と同様の効果があ
る。尚、本実施例によると、N+型シリコン基板１とN-型
シリコン基板４との間に多結晶シリコン層17が挿入され
ることになり、その間の抵抗が多少大きくなるが、使用
する電力の程度によっては問題ない。 次に、第４図（ａ）〜（ｄ）を用いて本発明の第４実
施例を説明する。 まず、第４図（ａ）に示すように、N+型シリコン基板
１の主表面の所定領域にシリコン酸化膜等の、後述する
酸素イオンに対する通過阻止膜18を形成する。次に第４
図（ｂ）に示すように、この通過阻止膜18をマスクとし
て酸素イオンを1018doseオーダーにてイオン注入する。 次に、第４図（ｃ）に示すように、通過阻止膜18を除
去した後、熱処理を行う。この時、N+型シリコン基板１
内に注入された酸素イオンはシリコンと反応してシリコ
ン酸化膜19を形成する。又、それと同時にそのシリコン
酸化膜19の周囲のシリコンを多結晶化して多結晶シリコ
ン層20を形成する。 次に、第４図（ｄ）に示すように、低濃度にＮ型不純
物を含んだN-型エピタキシャル層21を成長させる。引続
き、上記第１実施例の第１図（ｆ）を用いて説明したの
と同様にしてシリコン酸化膜19上に絶縁膜５及び多結晶
シリコン６を形成する。そして、上記第１実施例の第１
図（ｇ）を用いて説明したのと同様にて、N-型エピタキ
シャル層21及びN+型シリコン基板１より成る領域Ｅ内に
電力素子を形成すると共に、絶縁膜５及びシリコン酸化
膜19にて囲まれた領域Ｆ内に半導体素子を形成すること
により本実施例の半導体装置を構成する。 そこでこの第４実施例の半導体装置においても、領域
Ｆの底部には多結晶シリコン層20が存在するので、その
内に形成される半導体素子はN+型シリコン基板１の電位
変化による影響を受けなくなる。 次に、第５図（ａ）〜（ｅ）を用いて本発明の第５実
施例を説明する。 まず、第５図（ａ）に示すようにシリコン基板22の主
表面上の全面にシリコン酸化膜等の絶縁膜23を形成す
る。そして、第５図（ｂ）に示すように、この絶縁膜23
上にLPCVD法等により多結晶シリコン層24を堆積させ、
その表面を鏡面研磨して平滑化する。 次に、第５図（ｃ）に示すような低濃度のＮ型不純物
を有するN-型シリコン基板25を用意して、第５図（ｄ）
に示すように、そのN-型シリコン基板25の主表面と多結
晶シリコン層24の表面とを直接接合技術により接合す
る。引続き、上記第１実施例と同様にして、N-型シリコ
ン基板25及び多結晶シリコン層24に対してそのN-型シリ
コン基板25の他主面よりエッチングして溝を掘ると共
に、絶縁膜26及び多結晶シリコン27を形成する。 次に、第５図（ｅ）に示すように、絶縁膜26及び23に
より囲まれた領域内に例えばＰ型チャネルのMOSトラン
ジスタ等を形成して本実施例の半導体装置を構成する。 この実施例にて明らかなように、本発明はインテリジ
ェントパワーデバイスでなくてもよく、絶縁膜23の下地
基板であるシリコン基板22の電位が固定されていない、
例えば開放されているもの等に対しては有効である。
尚、この第５実施例において、絶縁膜23の下地基板とし
てはシリコン基板22のような半導体基板でなくてもよ
く、金属あるいは誘電体等から成る基板であってもよ
い。又、多結晶シリコン層24あるいは絶縁膜23はN-型シ
リコン基板25側に形成しておいてもよい。 以上、本発明を第１〜第５実施例を用いて説明した
が、本発明はそれらに限定される事なく、その主旨を逸
脱しない限り種々変形可能であり、例えば、上記の説明
において導電型のＰ型とＮ型を置き換えてもよく、又、
分離領域にて囲まれる領域は複数箇所に存在してもよ
く、さらにその領域は平面的にみて四角あるいは丸のよ
うに閉じた形状でなくてもよく、他の部分に対して電気
的に絶縁してさえすればよい。 〔発明の効果〕 以上述べたように、第１の発明によると絶縁膜上に多
結晶半導体層を形成し、その多結晶半導体層上に形成さ
れる単結晶半導体層内の分離領域により囲まれた領域内
にMOS型の半導体素子を形成し、しかもそのソース，ド
レインの接合深さが該単結晶半導体層の厚さより浅くな
るようにしている。一方、第２の発明においては、半導
体基板の第一領域に該半導体基板から絶縁膜により絶縁
された第一単結晶半導体層を、また該半導体基板の第二
領域に該半導体基板と電気的に導通するものの第一単結
晶半導体層とは分離領域にて電気的に絶縁分離された第
二単結晶半導体層を設けるようにし、分離領域により囲
まれた領域内において絶縁膜と第一単結晶半導体層との
間に多結晶半導体層を配置し、しかも半導体基板と電気
的に接続する第二単結晶半導体層を、その半導体基板と
の境界面から多結晶半導体層と第一単結晶半導体層との
境界面と同一高さまでの下層領域と、該下層領域の表面
から第一単結晶半導体層の主表面と同一高さまでの上層
領域とから構成するようにしている。従って、第１の発
明の上記MOS型の半導体素子、あるいは第２の発明にお
いて前記分離領域により囲まれた領域内に半導体素子を
形成しても該半導体素子は、基板の電位変化による影響
を受けることなく良好な動作をするようになるという優
れた効果がある。その上、第１の発明によれば、MOS型
の半導体素子のソース，ドレインの接合深さが単結晶半
導体層の厚さより浅くなるようにしているため、多結晶
半導体層に導電性を持たせることも又その不純物濃度も
自由に設定することができ、たとえ高濃度に設定したと
しても多結晶半導体層を設けたことにより上記MOS型の
半導体素子の素子動作に不具合が生じることはない。ま
た第２の発明においては、第二単結晶半導体層を下層領
域と上層領域とから構成するようにしており、第二単結
晶半導体層の厚さを第一単結晶半導体層の厚さに制約さ
れることなく、下層領域の厚さ，即ち多結晶半導体層の
高さ分、厚さ設定に自由度が増す上、その導電型，不純
物濃度も上層領域や第一単結晶半導体層のそれから独立
して設定することも可能となる。
る。 〔従来の技術〕 半導体装置における素子の分離構造は種々提案されて
いるが、耐圧、容量、スピード、リーク等の特性が優れ
るということから誘電体分離構造が近年注目されてい
る。 そのような従来の誘電体分離構造を第６図（ａ）〜
（ｆ）に示す断面図を用いて説明する。製造工程順に説
明すると、まず第６図（ａ）に示すように、鏡面に表面
処理されたＮ型シリコン基板100に高濃度のＮ型不純物
によるイオン注入を行い、引続き、このＮ型シリコン基
板100の主表面を酸化する。一方、高濃度のＮ型不純物
を有する別のＮ型シリコン基板101の主表面を酸化する
と共に、鏡面に表面処理する。そうした上で、第６図
（ｂ）に示すように、この２枚のＮ型シリコン基板100,
101の主表面をいわゆる直接接合技術により接合する。
次に第６図（ｃ）に示すように、Ｎ型シリコン基板100
の他主面側より所定領域を、Ｎ型シリコン基板101内部
まで達するようにエッチングを行う。尚、このエッチン
グはＮ型シリコン基板100,101はその両者間の酸化膜に
て使用するエッチング液が異なるので、計３回のエッチ
ング工程にて行われる。 次に、第６図（ｄ）に示すように、所定のＮ型不純物
濃度を有するエピタキシャル層102をこの上にエピタキ
シャル成長させ、引続き、第６図（ｅ）に示すように、
ラッピングと表面研磨を行い基板を所定の厚みにする。
そして、第６図（ｆ）に示すように、Ｎ型シリコン基板
100の所定領域を反応性イオンエッチング（RIE）により
エッチングを行い、酸化膜に達する溝を掘り、その後、
この溝内の表面を熱酸化する事により熱酸化膜103を形
成すると共に、その中を多結晶シリコン104にて埋め
る。そして、このようにして形成される半導体基板はＮ
型シリコン基板101とエピタキシャル層102による領域Ａ
と、熱酸化膜103及び多結晶シリコン104により囲まれた
領域Ｂとは、熱酸化膜103及び両基板100,101間の酸化膜
により電気的に分離された状態となり、この領域Ａ内に
はＮ型シリコン基板101の他主面を１つの電極とする、
例えばパワーMOSトランジスタ等の電力素子が形成さ
れ、又、領域Ｂ内にはその電力素子の動作を制御するた
めの例えばバイポーラトランジスタ、CMOSFET等が形成
され、全体としていわゆるインテリジェントパワーデバ
イスを構成する。 〔発明が解決しようとする問題点〕 しかしながら、上記のように構成される従来の半導体
装置においては、両基板100,101間に形成される酸化膜
は両基板100,101を完全に電気的に分離することはでき
ず、Ｎ型シリコン基板101の電位変化の影響を受けて領
域Ｂ内に形成される素子の特性が悪化するという問題が
ある。これは例えば、領域Ａ内に形成される電力素子の
動作状態、あるいは外部からのノイズに応じてＮ型シリ
コン基板101の電位が変化すると、この変化に応じて領
域Ｂ内に形成される素子、例えばMOSFETにバック・チャ
ネルが発生して、そのしきい値電圧が大きく変化するも
のである。 そこで本発明は、上記のような従来技術の不具合に鑑
みて創案されたもので、誘電体で分離した領域内に形成
される素子が、その下地基板の電位変化の影響を受けな
いようにした半導体装置を提供することを目的としてい
る。 〔問題点を解決するための手段〕 上記の目的を達成する為に、第１の発明による半導体
装置は、基板と、前記基板内あるいはその主表面の所定
領域に配置される絶縁膜と、少なくとも前記絶縁膜上に
配置される多結晶半導体層と、少なくとも前記多結晶半
導体層上に配置される単結晶半導体層と、前記単結晶半
導体層の主表面より前記絶縁膜に達するように形成さ
れ、この領域により囲まれた領域と他の領域とを電気的
に絶縁する分離領域と、前記分離領域により囲まれた前
記単結晶半導体層の領域内に形成されるとともにそのソ
ース，ドレインの接合深さが該単結晶半導体層の厚さよ
り浅いMOS型の半導体素子とを備える事を特徴としてい
る。 また、第２の発明による半導体装置は、半導体基板
と、前記半導体基板の一主面の第一領域上あるいはその
近傍の基板内部に設けられた絶縁膜と、前記絶縁膜の上
方に配置された第一単結晶半導体層と、前記第一単結晶
半導体層の主表面より前記絶縁膜に達するように形成さ
れ、この領域により囲まれた領域を他の領域から電気的
に絶縁する分離領域と、少なくとも前記分離領域により
囲まれた領域内において、前記絶縁膜と前記第一単結晶
半導体層の間に配置された多結晶半導体層と、前記半導
体基板の前記一主面の第二領域上に設けられ、前記半導
体基板と電気的に導通するとともに前記第一単結晶半導
体層とは電気的に絶縁分離された第二単結晶半導体層と
を有し、前記半導体基板と電気的に接続している前記第
二単結晶半導体層は、その前記半導体基板との境界面か
ら前記多結晶半導体層と前記第一単結晶半導体層との境
界面と同一高さまでの下層領域と、前記下層領域の表面
から前記第一単結晶半導体層の前記主表面と同一高さま
での上層領域とからなることを特徴としている。 〔作用〕 上記のように構成される第1,第２の発明各々の半導体
装置によると、多結晶半導体層が基板からの電気力線を
終端するように作用し、その上の単結晶半導体層にはそ
の電気力線が及ばないようになる。従って、分離領域に
よって囲まれた領域内にMOS型の半導体素子を形成して
も、該半導体素子は基板の電位変化による影響を受ける
ことなく、良好な動作をするようになる。 その上、第１の発明ではMOS型の半導体素子のソー
ス，ドレインの接合深さを単結晶半導体層の厚さより浅
くなるようにしており、多結晶半導体層に導電性を持た
せることも又その不純物濃度も自由に設定することも可
能であり、たとえ高濃度に設定したとしても多結晶半導
体層を設けたことによってMOS型の半導体素子の素子動
作に不具合が生じることはない。また第２の発明におい
ては、第二単結晶半導体層を下層領域と上層領域とから
構成するようにしており、第二単結晶半導体層の厚さを
第一単結晶半導体層の厚さに制約されることなく、下層
領域の厚さ，即ち多結晶半導体層の高さ分、自由に厚さ
設定できる。また、その導電型，不純物濃度も上層領域
や第一単結晶半導体層のそれらから独立して設定するこ
とも可能である。 〔実施例〕 以下、本発明を図面に示す実施例を用いて詳細に説明
する。 第１図（ａ）〜（ｇ）は本発明の第１実施例による半
導体装置を製造工程順に説明する為の断面図である。ま
ず第１図（ａ）に示すように、（100）面の結晶面をも
ち、高濃度にP,As,Sb等のＮ型不純物を含んだN+型シリ
コン基板１に対して、その主表面の所定領域に部分的に
熱酸化膜（SiO2）２を形成する。この熱酸化膜２は、例
えば1000℃のスチーム中にて0.5〜1.0μｍの膜厚に形成
され、通常のフォトリソグラフィ技術によりその一部を
除去したものである。尚、ここで用いる基板としては、
第７図の断面図に示すようにN+型シリコン基板1a上に低
濃度にＮ型不純物を有するN-型エピタキシャル層1bを形
成したものを使用してもよい。 次に、第１図（ｂ）に示すように、1000〜1200℃にて
As,P等の不純物を流しながらエピタキシャル成長を行
い、膜厚が0.5〜５μｍ、高濃度のＮ型不純物を含むエ
ピタキシャル層３を形成する。この場合、N+型シリコン
基板１上に直接形成されるエピタキシャル層3aはN+型シ
リコン基板１の結晶性を良好に受け継ぎ、単結晶の層と
なるが、熱酸化膜２上のエピタキシャル層3bは多結晶の
層となる。尚、エピタキシャル成長時は不純物を導入す
ることなく成長させ、後に拡散、イオン注入等によりＮ
型不純物を導入してもよい。 次に、第１図（ｃ）に示すように、いわゆる鏡面研磨
を行い、エピタキシャル層3aとエピタキシャル層3bを同
じ高さになるようにして平滑な表面を形成する。 次に、第１図（ｄ）に示すような、５〜10Ωcmの抵抗
率、（100）面の結晶面を有し、低不純物濃度のN-型シ
リコン基板４を用意して、第１図（ｅ）に示すようにこ
のN-型シリコン基板４の主表面とエピタキシャル層３の
表面をいわゆる直接接合技術により強固に接合する。こ
の接合は例えば、RCA洗浄と呼ばれる洗浄、すなわち、H
2O2＋NH4OH＋H2O,HF＋H2O,H2O2＋HCl＋H2O溶液により順
に洗浄して、埃、酸、油脂分等のないクリーンな表面を
形成し、鏡面にされたN-型シリコン基板４の主表面及び
エピタキシャル層３の表面を接着し、800〜1200℃の炉
中に挿入して行われる。 次に、N-型シリコン基板４の他主面を、必要に応じて
研磨あるいはエッチング等により除去して所定の厚みに
する。そして第１図（ｆ）に示すようにエピタキシャル
層3b及びその上のN-型シリコン基板４に、そのN-型シリ
コン基板４の他主面側から例えばシリコン酸化膜をマス
クとしてRIE法によりエッチングを行い、熱酸化膜２に
達する溝を掘る。そしてその溝内の側壁に熱酸化又はCV
D法により絶縁膜５を形成し、引続き、この溝を多結晶
シリコン６により埋込み、表面に露出した余分な多結晶
シリコンを研磨で除去して、いわゆるトレンチアイソレ
ーションを形成する。この時、N-型シリコン基板４内に
は、絶縁膜５及び熱酸化膜２により、区画、囲まれた領
域Ｄが存在し、その領域Ｄは他のN-型シリコン基板４、
エピタキシャル層3a及びN+型シリコン基板１により成る
領域Ｃと電気的に完全に分離される。 次に、第１図（ｇ）に示すように、領域Ｃ内には公知
の半導体加工技術を用いてＰ型拡散層７、N+型拡散層
８、ゲート絶縁膜９及びゲート電極10を形成し、又、N+
型シリコン基板１の他主面にドレイン電極11を形成して
DMOS構成のパワーMOSトランジスタを形成する。又、領
域Ｄ内には、まず拡散、イオン注入により所望とするＮ
型不純物濃度を有するNwell領域12を形成し、引続き、
ソース及びドレイン領域となるP+型拡散層13、ゲート絶
縁膜14、及びゲート電極15を形成して、例えばＰ型チャ
ネルのMOSトランジスタを形成する。その後、各半導体
素子に対して電極、配線、表面保護膜等を形成して、本
実施例の半導体装置を構成する。尚、上記の例では領域
Ｄ内にNwell領域12を形成した後にＰ型チャネルのMOSト
ランジスタを形成したが、Pwell領域を形成した後にＮ
型チャネルのMOSトランジスタを形成してもよく、又、
バイポーラトランジスタ等の他の半導体素子、ロジック
回路等を形成してもよい。 そこで、上記のようにして形成される本実施例の半導
体装置によると、領域Ｄの底部に存在する多結晶のエピ
タキシャル層3bには多量のトラップが存在しており、こ
のエピタキシャル層3bはN+型シリコン基板１からの電気
力線を終端するように作用するシールド層となっている
ので、領域Ｄ内に形成されるMOSトランジスタ等の半導
体素子はN+型シリコン基板１の電位変化による影響を受
けることなく、良好な動作をする。ここで、本実施例の
ようにインテリジェントパワーデバイスとして構成した
場合、電力素子の動作状態に応じてN+型シリコン基板１
の電位が大きく変化するが、そのような電位変化の影響
を受けることがないので、本発明はこのようなインテリ
ジェントパワーデバイスを構成した場合、極めて有効で
あるといえる。 また、本実施例によると、領域Ｃ内に形成されるパワ
ーMOSトランジスタにおいて、N+型シリコン基板１とN-
型シリコン基板４との間が、N+型の単結晶のエピタキシ
ャル層3aにて接合されているので、接合部の抵抗成分が
非常に小さくなり、トランジスタの高性能化がはかれ
る。 又、本実施例にて説明した製造方法と、同様にインテ
リジェントパワーデバイスを形成するための製造方法と
して、第６図を用いて説明した従来の製造方法とを比較
すると、従来の方法では第６図（ｃ）を用いて説明した
ように、計３回のエッチング工程が必要であり、又、第
６図（ｄ）に示すように成長させるエピタキシャル層10
2は比較的厚い膜が必要であるために工程が複雑とな
り、コスト高となるのに対して、本実施例の方法はその
ような必要がなく、工程が比較的簡単となり、安価に製
造できるという効果がある。 次に、第２図（ａ）〜（ｃ）を用いて本発明の第２実
施例を説明する。 まず第２図（ａ）に示すように、上記第１実施例にて
第１図（ａ）を用いて説明したのと同様にしてN+型シリ
コン基板１上に熱酸化膜２を形成する。そして第２図
（ｂ）に示すように、この上に例えばプラズマCVD法を
用いて非晶質のシリコン層16を堆積する。 次に、第２図（ｃ）に示すように、500〜1100℃にて
熱処理を行い、固相エピタキシャル成長させる。この
時、N+型シリコン基板１上の非晶質シリコン層16aはそ
のN+型シリコン基板１の結晶性を良好に受け継ぎ、大部
分は単結晶化するが、熱酸化膜２上の非晶質シリコン層
16bは多結晶化する。その後、P,As等のＮ型不純物を拡
散又はイオン注入等により導入してN+高濃度化する。
尚、この場合、非晶質シリコン層16aを形成する時に同
時にＮ型不純物を導入してN+高濃度化しておいてもよ
い。次に、鏡面研磨を行い表面を平滑にした後、上記第
１実施例の第１図（ｄ）〜（ｇ）と同様の方法にて形成
し、本実施例の半導体装置を構成する。 そこでこの第２実施例における半導体装置及びその製
造方法においても上記第１実施例と同様の効果がある。
尚、本実施例において非晶質シリコン層16を形成する方
法としては、多結晶シリコン層を形成した後にSi,As,P
等のイオンを注入して非晶質化してもよい。又、その非
晶質シリコン層16を単結晶（あるいは多結晶）化する方
法としては、いわゆるレーザ再結晶化等のビームメルト
手法を用いてもよい。 次に、第３図（ａ）〜（ｃ）を用いて本発明の第３実
施例を説明する。 まず第３図（ａ）に示すように、上記第１実施例にて
第１図（ａ）を用いて説明したのと同様にして、N+型シ
リコン基板１上に熱酸化膜２を形成する。そして、第３
図（ｂ）に示すように、この例に例えばLPCVD法により
多結晶シリコン層17を堆積する。そして、第３図（ｃ）
に示すように、鏡面研磨を行い表面を平滑にした後、上
記第１実施例の第１図（ｄ）〜（ｇ）と同様の方法にて
形成し、本実施例の半導体装置を構成する。 そこで、この第３実施例における半導体装置及びその
製造方法においても上記第１実施例と同様の効果があ
る。尚、本実施例によると、N+型シリコン基板１とN-型
シリコン基板４との間に多結晶シリコン層17が挿入され
ることになり、その間の抵抗が多少大きくなるが、使用
する電力の程度によっては問題ない。 次に、第４図（ａ）〜（ｄ）を用いて本発明の第４実
施例を説明する。 まず、第４図（ａ）に示すように、N+型シリコン基板
１の主表面の所定領域にシリコン酸化膜等の、後述する
酸素イオンに対する通過阻止膜18を形成する。次に第４
図（ｂ）に示すように、この通過阻止膜18をマスクとし
て酸素イオンを1018doseオーダーにてイオン注入する。 次に、第４図（ｃ）に示すように、通過阻止膜18を除
去した後、熱処理を行う。この時、N+型シリコン基板１
内に注入された酸素イオンはシリコンと反応してシリコ
ン酸化膜19を形成する。又、それと同時にそのシリコン
酸化膜19の周囲のシリコンを多結晶化して多結晶シリコ
ン層20を形成する。 次に、第４図（ｄ）に示すように、低濃度にＮ型不純
物を含んだN-型エピタキシャル層21を成長させる。引続
き、上記第１実施例の第１図（ｆ）を用いて説明したの
と同様にしてシリコン酸化膜19上に絶縁膜５及び多結晶
シリコン６を形成する。そして、上記第１実施例の第１
図（ｇ）を用いて説明したのと同様にて、N-型エピタキ
シャル層21及びN+型シリコン基板１より成る領域Ｅ内に
電力素子を形成すると共に、絶縁膜５及びシリコン酸化
膜19にて囲まれた領域Ｆ内に半導体素子を形成すること
により本実施例の半導体装置を構成する。 そこでこの第４実施例の半導体装置においても、領域
Ｆの底部には多結晶シリコン層20が存在するので、その
内に形成される半導体素子はN+型シリコン基板１の電位
変化による影響を受けなくなる。 次に、第５図（ａ）〜（ｅ）を用いて本発明の第５実
施例を説明する。 まず、第５図（ａ）に示すようにシリコン基板22の主
表面上の全面にシリコン酸化膜等の絶縁膜23を形成す
る。そして、第５図（ｂ）に示すように、この絶縁膜23
上にLPCVD法等により多結晶シリコン層24を堆積させ、
その表面を鏡面研磨して平滑化する。 次に、第５図（ｃ）に示すような低濃度のＮ型不純物
を有するN-型シリコン基板25を用意して、第５図（ｄ）
に示すように、そのN-型シリコン基板25の主表面と多結
晶シリコン層24の表面とを直接接合技術により接合す
る。引続き、上記第１実施例と同様にして、N-型シリコ
ン基板25及び多結晶シリコン層24に対してそのN-型シリ
コン基板25の他主面よりエッチングして溝を掘ると共
に、絶縁膜26及び多結晶シリコン27を形成する。 次に、第５図（ｅ）に示すように、絶縁膜26及び23に
より囲まれた領域内に例えばＰ型チャネルのMOSトラン
ジスタ等を形成して本実施例の半導体装置を構成する。 この実施例にて明らかなように、本発明はインテリジ
ェントパワーデバイスでなくてもよく、絶縁膜23の下地
基板であるシリコン基板22の電位が固定されていない、
例えば開放されているもの等に対しては有効である。
尚、この第５実施例において、絶縁膜23の下地基板とし
てはシリコン基板22のような半導体基板でなくてもよ
く、金属あるいは誘電体等から成る基板であってもよ
い。又、多結晶シリコン層24あるいは絶縁膜23はN-型シ
リコン基板25側に形成しておいてもよい。 以上、本発明を第１〜第５実施例を用いて説明した
が、本発明はそれらに限定される事なく、その主旨を逸
脱しない限り種々変形可能であり、例えば、上記の説明
において導電型のＰ型とＮ型を置き換えてもよく、又、
分離領域にて囲まれる領域は複数箇所に存在してもよ
く、さらにその領域は平面的にみて四角あるいは丸のよ
うに閉じた形状でなくてもよく、他の部分に対して電気
的に絶縁してさえすればよい。 〔発明の効果〕 以上述べたように、第１の発明によると絶縁膜上に多
結晶半導体層を形成し、その多結晶半導体層上に形成さ
れる単結晶半導体層内の分離領域により囲まれた領域内
にMOS型の半導体素子を形成し、しかもそのソース，ド
レインの接合深さが該単結晶半導体層の厚さより浅くな
るようにしている。一方、第２の発明においては、半導
体基板の第一領域に該半導体基板から絶縁膜により絶縁
された第一単結晶半導体層を、また該半導体基板の第二
領域に該半導体基板と電気的に導通するものの第一単結
晶半導体層とは分離領域にて電気的に絶縁分離された第
二単結晶半導体層を設けるようにし、分離領域により囲
まれた領域内において絶縁膜と第一単結晶半導体層との
間に多結晶半導体層を配置し、しかも半導体基板と電気
的に接続する第二単結晶半導体層を、その半導体基板と
の境界面から多結晶半導体層と第一単結晶半導体層との
境界面と同一高さまでの下層領域と、該下層領域の表面
から第一単結晶半導体層の主表面と同一高さまでの上層
領域とから構成するようにしている。従って、第１の発
明の上記MOS型の半導体素子、あるいは第２の発明にお
いて前記分離領域により囲まれた領域内に半導体素子を
形成しても該半導体素子は、基板の電位変化による影響
を受けることなく良好な動作をするようになるという優
れた効果がある。その上、第１の発明によれば、MOS型
の半導体素子のソース，ドレインの接合深さが単結晶半
導体層の厚さより浅くなるようにしているため、多結晶
半導体層に導電性を持たせることも又その不純物濃度も
自由に設定することができ、たとえ高濃度に設定したと
しても多結晶半導体層を設けたことにより上記MOS型の
半導体素子の素子動作に不具合が生じることはない。ま
た第２の発明においては、第二単結晶半導体層を下層領
域と上層領域とから構成するようにしており、第二単結
晶半導体層の厚さを第一単結晶半導体層の厚さに制約さ
れることなく、下層領域の厚さ，即ち多結晶半導体層の
高さ分、厚さ設定に自由度が増す上、その導電型，不純
物濃度も上層領域や第一単結晶半導体層のそれから独立
して設定することも可能となる。
【図面の簡単な説明】
第１図（ａ）〜（ｇ）は本発明の第１実施例を説明する
ための断面図、第２図（ａ）〜（ｃ）は本発明の第２実
施例を説明するための断面図、第３図（ａ）〜（ｃ）は
本発明の第３実施例を説明するための断面図、第４図
（ａ）〜（ｄ）は本発明の第４実施例を説明するための
断面図、第５図（ａ）〜（ｅ）は本発明の第５実施例を
説明するための断面図、第６図（ａ）〜（ｆ）は従来の
半導体装置を説明するための断面図、第７図は第１実施
例における基板の他の例を示す断面図である。 １……N+型シリコン基板,2……熱酸化膜,3……エピタキ
シャル層,4……N-型シリコン基板,6……多結晶シリコ
ン。
ための断面図、第２図（ａ）〜（ｃ）は本発明の第２実
施例を説明するための断面図、第３図（ａ）〜（ｃ）は
本発明の第３実施例を説明するための断面図、第４図
（ａ）〜（ｄ）は本発明の第４実施例を説明するための
断面図、第５図（ａ）〜（ｅ）は本発明の第５実施例を
説明するための断面図、第６図（ａ）〜（ｆ）は従来の
半導体装置を説明するための断面図、第７図は第１実施
例における基板の他の例を示す断面図である。 １……N+型シリコン基板,2……熱酸化膜,3……エピタキ
シャル層,4……N-型シリコン基板,6……多結晶シリコ
ン。
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.6，ＤＢ名)
H01L 21/76 - 21/765
H01L 21/31 - 21/316
H01L 29/78
Claims (1)
- (57)【特許請求の範囲】 １．基板と、 前記基板内あるいはその主表面の所定領域に配置される
絶縁膜と、 少なくとも前記絶縁膜上に配置された一導電型の多結晶
半導体層と、 少なくとも前記多結晶半導体層上に配置される単結晶半
導体層と、 前記単結晶半導体層の主表面より前記絶縁膜に達するよ
うに形成され、この領域により囲まれた領域と他の領域
とを電気的に絶縁する分離領域と、 前記分離領域により囲まれた前記単結晶半導体層の領域
内に形成されるとともにそのソース，ドレインの接合深
さが該単結晶半導体層の厚さより浅くされたMOS型の半
導体素子と、 を備える事を特徴とする半導体装置。 ２．前記絶縁膜は、前記基板内あるいはその主表面に部
分的に形成されたものである特許請求の範囲第１項記載
の半導体装置。 ３．前記基板は半導体基板であり、該基板及び前記単結
晶半導体層には、該基板の他主面を電極として使用する
半導体素子が形成されている特許請求の範囲第２項記載
の半導体装置。 ４．半導体基板と、 前記半導体基板の一主面の第一領域上あるいはその近傍
の基板内部に設けられた絶縁膜と、 前記絶縁膜の上方に配置された第一単結晶半導体層と、 前記第一単結晶半導体層の主表面より前記絶縁膜に達す
るように形成され、この領域により囲まれた領域を他の
領域から電気的に絶縁する分離領域と、 少なくとも前記分離領域により囲まれた領域内におい
て、前記絶縁膜と前記第一単結晶半導体層の間に配置さ
れた多結晶半導体層と、 前記半導体基板の前記一主面の第二領域上に設けられ、
前記半導体基板と電気的に導通するとともに前記第一単
結晶半導体層とは電気的に絶縁分離された第二単結晶半
導体層と、 を備え、 前記半導体基板と電気的に接続している前記第二単結晶
半導体層は、その前記半導体基板との境界面から前記多
結晶半導体層と前記第一単結晶半導体層との境界面と同
一高さまでの下層領域と、前記下層領域の表面から前記
第一単結晶半導体層の前記主表面と同一高さまでの上層
領域とからなることを特徴とする半導体装置。 ５．前記半導体基板は高不純物濃度であり、前記第二単
結晶半導体層の前記下層領域は高不純物濃度であり、前
記第二単結晶半導体層の前記上層領域は低不純物濃度で
ある特許請求の範囲第４項記載の半導体装置。 ６．前記第二単結晶半導体層の前記下層領域は多結晶半
導体であり、前記第二単結晶半導体層の前記上層領域が
単結晶半導体である特許請求の範囲第５項記載の半導体
装置。 ７．前記第二単結晶半導体層の前記下層領域，前記上層
領域は、共に単結晶半導体である特許請求の範囲第４項
あるいは第５項記載の半導体装置。 ８．前記分離領域により囲まれた領域内の前記第一単結
晶半導体層には第一半導体素子が形成されており、前記
半導体基板と電気的に接続している前記第二単結晶半導
体層には前記半導体基板の他主面を電極とする縦型の第
二半導体素子が形成されている特許請求の範囲第４項乃
至第７項の何れかに記載の半導体装置。 ９．前記第一半導体素子はMOS型の半導体素子である特
許請求の範囲第８項記載の半導体装置。 １０．前記多結晶半導体層は高濃度に不純物を含む層で
ある特許請求の範囲第１項乃至第３項の何れかに記載の
半導体装置。 １１．前記多結晶半導体層は高濃度に不純物を含む層で
ある特許請求の範囲第４項乃至第９項の何れかに記載の
半導体装置。
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| US07/790,025 US5138422A (en) | 1987-10-27 | 1991-11-06 | Semiconductor device which includes multiple isolated semiconductor segments on one chip |
Applications Claiming Priority (1)
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| JP62271109A JP2775738B2 (ja) | 1987-10-27 | 1987-10-27 | 半導体装置 |
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ID=17495462
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62271109A Expired - Lifetime JP2775738B2 (ja) | 1987-10-27 | 1987-10-27 | 半導体装置 |
Country Status (1)
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1987
- 1987-10-27 JP JP62271109A patent/JP2775738B2/ja not_active Expired - Lifetime
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| Publication number | Publication date |
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| JPH01112746A (ja) | 1989-05-01 |
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