JP2004253633A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】本発明の半導体装置11は、所定の高抵抗率(1kΩcm以上)を持つ第1導電型第1層13及び第1導電型第1層13の上に形成された所定の低抵抗率を持つ第2導電型第2層15を有する半導体基板17と、第2導電型第2層15の上に形成された素子19と、素子19を取り囲むように第2導電型第2層15を縦方向に分断し、第1導電型第1層13に達する深さ、例えば、7ミクロン(μm)を有するように形成されたトレンチ型絶縁領域21と、を備えている。
【選択図】 図1
Description
【発明の属する技術分野】
この発明は、半導体装置及びその製造方法に関し、特に、低クロストークノイズ基板構造を持つものである。
【0002】
【従来の技術】
近年、微細化と高速化との流れの中で、システムLSIに代表されるディジタル部とアナログ部とを同一シリコン基板上に形成する技術が、盛んに開発されている。
第1従来例としては、非特許文献1の「低消費電力、高速LSI技術」におけるアナデジ混載分離技術があり、基板の縦方向すなわち厚み方向に所定の深さに到達するディープトレンチ構造(DT)を形成することにより、基板の横方向すなわち長手方向へノイズが伝搬するのを抑制する。また、浅いウェルを深いウェルタブに入れて二重ウェル構造を形成することにより、浅いウェルで発生するノイズを深いウェルタブ内に閉じ込めてノイズの伝搬を抑制している。そして、基板内部の埋め込み酸化層にトレンチ酸化膜を形成した絶縁体上シリコン(SOI)構造を採用し、完全に下方向へのノイズを抑制している。
【0003】
第2従来例としては、非特許文献2の「抵抗率が1キロオームセンチメートルのシリコン基板上の高性能ディジタルアナログ混在装置」がある。
【0004】
【非特許文献1】
平成10年1月31日 株式会社リアライズ発行 「低消費電力、高速LSI技術」第479頁乃至第483頁
【0005】
【非特許文献2】
「抵抗率が1キロオームセンチメートルのシリコン基板上の高性能ディジタルアナログ混成装置」0−7803−6438−4/00/$10.00c2000 IEEE
第32.6.1頁乃至第32.6.4頁
【0006】
【発明が解決しようとする課題】
しかしながら、第1従来例では、ディープトレンチ構造(DT)の下側すなわち所定の深さより深い基板領域を介して横方向に容易に伝搬し、再度上側に伝搬しクロストークが発生してしまう欠点がある。また、二重ウェル構造を形成した場合でも、1GHz以上の高周波では容量結合によるインピーダンスが低下するため、ノイズは容易に横方向にも縦方向にも伝播し易く、ノイズ防止技術としては完全ではない。そして、SOI構造の基板は、通常のシリコン基板と比べてコストが約一桁高いという欠点がある。また、SOI基板固有のフローティングボディによる設計側からの困難性がある。特に、高精度アナログ回路の形成にSOI基板を使用すると、ボディコンタクト等の別の技術も必要である。
【0007】
第2従来例では、シリコン基板上にパッシブ素子としてインダクタ素子を配置したとき、シリコン基板の横方向へのインピーダンスが低いため、低周波信号の場合、インダクタ素子からその低周波信号がシリコン基板内部にリークし、QファクターのQ値が低下して信号損失が大きいという欠点がある。また、GaAs基板等は半絶縁基板のため、QファクターのQ値を高くできるが、シリコン基板の場合、結晶性が良くないため、LSI集積回路を形成することは難しい。
【0008】
本発明は、このような従来の技術が有する解決すべき課題に着目してなされたものであって、半導体基板の所定の部分に形成された素子を発生源とするノイズの横方向への伝搬に係るクロストークの発生を抑制でき、QファクターのQ値の低下を防止して信号損失を小さくでき、シリコン基板のような結晶性の良くない基板でもLSI集積回路を形成するのに好適な半導体装置及びその製造方法を提供することを目的としている。
【0009】
【課題を解決するための手段】
上記課題を解決するために、本発明では、以下の手段を採用する。
(1)高抵抗率である第1導電型の第1層及び該第1層の上に形成された第2導電型の第2層を有する半導体基板と、前記第2層に形成された素子と、前記素子を取り囲むように前記第2層を縦方向に分断し、前記第1層に達する深さを有するように形成されたトレンチ型絶縁領域と、を備えたことを特徴とする半導体装置。
【0010】
(2)(1)に記載の半導体装置であって、前記トレンチ型絶縁領域によって取り囲まれるように前記第1層に形成された埋め込みウェル領域と、前記第2層に形成され、前記埋め込みウェル領域に達する深さを有するトレンチ型ウェル領域と、を備えたことを特徴とする半導体装置。
(3)(2)に記載の半導体装置であって、前記第2層の埋め込み型ウェル領域及びトレンチ型絶縁領域で取り囲まれる部分に前記素子としてディジタル回路素子を形成したことを特徴とする半導体装置。
【0011】
(4)(1)〜(3)のいずれか一つに記載の半導体装置であって、前記第1層の抵抗率は、1KΩcm以上であることを特徴とする半導体装置。
(5)高抵抗率である第1導電型の第1層及び該第1層の上に形成された第2層を有する半導体基板を準備する工程と、前記第2層の所定の部分を取り囲むように縦方向に分断し、前記第1層に達する深さを有するようにトレンチ型絶縁領域を形成する工程と、前記第2層の所定の部分に素子を形成する工程と、を備えたことを特徴とする半導体装置の製造方法。
【0012】
(6)高抵抗率である第1導電型の第1層に埋め込みウェル領域を形成する工程と、前記第1層上に第2導電型の第2層を形成し、前記第1層及び前記第2層を有する半導体基板を作成する工程と、前記埋め込みウェル領域の上に位置する前記第2層の所定の部分を取り囲むように縦方向に分断し、前記第1層に達する深さを有するようにトレンチを形成する工程と、前記トレンチ内に絶縁体を埋め込み、トレンチ型絶縁領域を形成する工程と、前記第2層に、前記埋め込みウェル領域に達する深さを有するトレンチ型ウェル領域を形成する工程と、前記トレンチ型ウェル領域に取り囲まれた前記所定の部分に素子を形成する工程と、を備えたことを特徴とする半導体装置の製造方法。
【0013】
(7)(5)又は(6)に記載の半導体装置の製造方法であって、前記第1層の抵抗率は、1KΩcm以上であることを特徴とする半導体装置の製造方法。
【0014】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。
(実施の形態の半導体装置の構成)
本発明の実施の形態に係る半導体装置の構成を図1を参照しながら説明する。
図1の半導体装置11は、所定の高抵抗率(1kΩcm以上)を持つ高抵抗基板である第1導電型第1層13及び第1導電型第1層13の上に形成された所定の低抵抗率(10Ωcm)の低抵抗基板である第2導電型第2層15を有する半導体基板17と、第2導電型第2層15の所定の部分(ディジタル回路領域)に形成された半導体素子19−1及び所定の他の部分(アナログ回路領域)に形成された半導体素子19−2と、半導体素子19−1を取り囲むように第2導電型第2層15を縦方向に分断し、第1導電型第1層13に達する深さ、例えば、7ミクロン(μm)を有するように形成されたトレンチ型絶縁領域21と、を備えている。半導体素子19−1は、N型ウェル(NW)及びP型ウェル(PW)から成るCMOS等のディジタル回路素子でクロックノイズを発生し易い。半導体素子19−2は、アナログ回路素子であるため、これら素子で、ディジタルアナログ混在回路を構成している。なお、半導体素子19−2は、ポリ抵抗配線、MIMCap(Metal Insulator Metal Capacitor)のコンデンサ、コイル等のパッシブ素子でも良い。
【0015】
また、半導体装置11は、トレンチ型絶縁領域21によって半導体素子19−1を取り囲むように第1導電型第1層13に形成された埋め込みウェル領域23と、第2導電型第2層15に形成され、埋め込みウェル領域23に達する深さを有するトレンチ型ウェル領域25と、を更に備えている。
埋め込みウェル領域(BN+層)23及びトレンチ型ウェル領域25は、外部のグラウンド線(図示せず)に接続され、ノイズは外部へ排出される。
(実施の形態の半導体装置の製造方法)
次に、図1に示した半導体装置の製造方法を図2から図5を参照しながら説明する。
【0016】
本発明の実施形態に係る半導体装置の製造方法の第1工程では、FZ(フローティングゾーン)引き上げ法等を用いて、N型シリコンの抵抗率1kΩcm以上の高抵抗基板を第1導電型第1層13として準備する。
図2を参照して、第2工程では、第1導電型第1層13の所定の部分(ディジタル回路領域)に埋め込みウェル領域23を形成する。具体的には、N型半導体のN+用マスクで高抵抗基板の第1導電型第1層13上にホトレジストパターン(図示せず)を形成する。その後、砒素(As)イオンインプラネーション処理(N型半導体の不純物として周期表V族(アンチモンSb,砒素As、リンP)の元素のイオン、たとえば、As+を加速エネルギー70kev及びドーズ量2E14/cm2で注入する)及び熱拡散処理(1000℃、2時間、窒素N2)で、埋め込みウェル領域23として埋め込みN+層(BN+)を所定の部分(ディジタル回路領域)に形成する。
【0017】
図3に示すように、第3工程では、ホトレジストパターンを除去し、その面の上に、厚さが2ミクロン(μm)で抵抗率が10ΩcmのP型エピタキシャル層を第2導電型第2層15として形成する。
図4を参照して、第4工程では、所定の部分を取り囲むように縦方向に分断し、第2導電型第2層15から第1導電型第1層13に達する深さを有するようにトレンチ絶縁領域を形成する。
【0018】
詳しく述べると、ディープトレンチ(DT)マスクを形成し、深さ7ミクロンで幅1〜2ミクロン(μm)のドライエッチング処理を施し、ディープトレンチの穴を形成する。ディープトレンチの内壁(内面)を酸化して0.1ミクロン(μm)(1000Å)の酸化膜を形成し、更に0.6ミクロン(μm)のポリシリコンをディポジションして蓋をする。エッチングバック処理で、処理面を平坦化し、LOCOS(LOCal On Silicon)を用い、0.2ミクロン(μm)の選択酸化マスク処理を施し、トレンチ型絶縁領域21を形成する。
【0019】
図5に示されているように、第5工程では、第2導電型第2層に、埋め込みウェル領域23に達する深さを有するトレンチ型ウェル領域25を形成する。
詳しく述べると、ディープNウェルマスク処理を施し、ホトレジストパターンを形成する(図示せず)。そして、リン(P)イオンインプランテーション処理(P+イオン注入を加速エネルギー320kev及びドーズ量6E12/cm2で行う)を施した後、1200℃で3時間の熱拡散処理を施す。P型エピキタシタル層15の中に深さ2ミクロン(μm)、幅2ミクロン(μm)のトレンチ型ウェル領域25としてのディープNウェルが形成される。
【0020】
その後、第6工程(図1の半導体素子19−2の領域)では、通常のウェル形成プロセス、ゲート形成プロセス、アナログ素子形成、メタル配線形成の処理が施される。なお、半導体素子19−2はパッシブ素子でも良い。
(実施の形態の効果)
以上説明したように、本実施形態では、半導体基板に形成された素子、たとえば、ディジタル素子を発生源とするノイズの横方向のアナログ素子やパッシブ素子等への伝搬に係るクロストークの発生を抑制できる。SOI基板技術を使用しないので、低コストであり、ボディコンタクト技術が不要である。また、QファクターのQ値の低下を防止して信号損失を小さくでき、シリコン基板のような結晶性の良くない基板でもLSI集積回路を形成できるという効果が得られる。
【0021】
詳しく述べると、高抵抗シリコン基板(第1導電型第1層13)上の低抵抗の薄いP型エピタキシャル層(第2導電型第2層15)に形成されたCMOS等のディジタル素子を第2導電型第2層15の深さのトレンチ型絶縁領域21で囲むように形成し、更にトレンチ型絶縁領域21の中で第1導電型第1層13に形成された埋め込みウェル領域23に達する深さを有するトレンチ型ウェル領域25を形成することで、半導体装置基板の縦方向(下方向)には第1導電型第1層13の高抵抗シリコン基板及び埋め込みウェル領域23が、横方向には、トレンチ型絶縁領域21及びトレンチ型ウェル領域25が、半導体素子19−1のディジタル素子で発生したノイズを半導体素子19−2のアナログ素子に伝播するのを抑制できる効果が得られる。
【0022】
特に、ノイズを受ける側が、半導体素子19−2のアナログ素子の代わりに、パッシブ素子、MIMCapのコンデンサを用いた場合に効果が顕著である。これは、MIMCapのコンデンサは基板に対して面積が大きくノイズを拾い易いからである。
ところで、埋め込みウェル領域(BN+層)23は、第1導電型第1層13の所定の高抵抗率に比べて拡散抵抗率が非常に小さいため、電気的にグラウンド(0v)に固定し、ノイズが到来しても突き抜けるのを防止するシールド層として作用する。本実施形態では、第1層と同じN型半導体の不純物を用いた埋め込みウェル領域(BN+層)23の代わりに、第2層のP型半導体の不純物(ホウ素B、アルミニウムAl、ガリウムGa、インジウムIn等)のイオンを埋め込んだBP+層を構成しても同様の効果が得られることは言うまでもない。
【0023】
なお、本実施形態では、第1導電型第1層13の所定の高抵抗率が1kΩcm以上で、第2導電型第2層15は、10Ωcmのものを述べたが、これに限定されず、様々な変形例が考えられる。例えば、第1導電型第1層13の所定の高抵抗率が2kΩcm以上で、第2導電型第2層15は、20Ωcmであっても良く、あるいはまた第1導電型第1層13の所定の高抵抗率が3kΩcm以上で、第2導電型第2層15は、30Ωcmであっても良い。
【0024】
【発明の効果】
以上説明したように、本発明に係る半導体装置及びその製造方法によれば、半導体基板の所定の部分に形成された素子を発生源とするノイズの横方向への伝搬に係るクロストークの発生を抑制でき、QファクターのQ値の低下を防止して信号損失を小さくでき、シリコン基板のような結晶性の良くない基板でもLSI集積回路を形成できるという効果が得られる。
【図面の簡単な説明】
【図1】本発明の実施形態に係る半導体装置の縦断面図である。
【図2】図1の半導体装置の製造方法の第2工程における半導体装置の縦断面図である。
【図3】図1の半導体装置の製造方法の第3工程における半導体装置の縦断面図である。
【図4】図1の半導体装置の製造方法の第4工程における半導体装置の縦断面図である。
【図5】図1の半導体装置の製造方法の第5工程における半導体装置の縦断面図である。
【符号の説明】
11 半導体装置
13 第1導電型第1層(高抵抗基板)
15 第2導電型第2層(低抵抗基板)
17 半導体基板
19−1 半導体素子(ディジタル回路素子)
19−2 半導体素子(アナログ回路素子)
21 トレンチ型絶縁領域
23 埋め込みウェル領域(BN+層)
25 トレンチ型ウェル領域
Claims (7)
- 高抵抗率である第1導電型の第1層及び該第1層の上に形成された第2導電型の第2層を有する半導体基板と、
前記第2層に形成された素子と、
前記素子を取り囲むように前記第2層を縦方向に分断し、前記第1層に達する深さを有するように形成されたトレンチ型絶縁領域と、
を備えたことを特徴とする半導体装置。 - 請求項1に記載の半導体装置であって、
前記トレンチ型絶縁領域によって取り囲まれるように前記第1層に形成された埋め込みウェル領域と、
前記第2層に形成され、前記埋め込みウェル領域に達する深さを有するトレンチ型ウェル領域と、
を備えたことを特徴とする半導体装置。 - 請求項2に記載の半導体装置であって、
前記第2層の埋め込み型ウェル領域及びトレンチ型絶縁領域で取り囲まれる部分に前記素子としてディジタル回路素子を形成したことを特徴とする半導体装置。 - 請求項1〜3のいずれか1項に記載の半導体装置であって、
前記第1層の抵抗率は、1KΩcm以上であることを特徴とする半導体装置。 - 高抵抗率である第1導電型の第1層及び該第1層の上に形成された第2層を有する半導体基板を準備する工程と、
前記第2層の所定の部分を取り囲むように縦方向に分断し、前記第1層に達する深さを有するようにトレンチ型絶縁領域を形成する工程と、
前記第2層の所定の部分に素子を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。 - 高抵抗率である第1導電型の第1層に埋め込みウェル領域を形成する工程と、
前記第1層上に第2導電型の第2層を形成し、前記第1層及び前記第2層を有する半導体基板を作成する工程と、
前記埋め込みウェル領域の上に位置する前記第2層の所定の部分を取り囲むように縦方向に分断し、前記第1層に達する深さを有するようにトレンチを形成する工程と、
前記トレンチ内に絶縁体を埋め込み、トレンチ型絶縁領域を形成する工程と、
前記第2層に、前記埋め込みウェル領域に達する深さを有するトレンチ型ウェル領域を形成する工程と、
前記トレンチ型ウェル領域に取り囲まれた前記所定の部分に素子を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。 - 請求項5又は6に記載の半導体装置の製造方法であって、
前記第1層の抵抗率は、1KΩcm以上であることを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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Applications Claiming Priority (1)
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Publications (2)
Publication Number | Publication Date |
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JP2004253633A true JP2004253633A (ja) | 2004-09-09 |
JP4062517B2 JP4062517B2 (ja) | 2008-03-19 |
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Country Status (1)
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---|---|
JP (1) | JP4062517B2 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US11346953B2 (en) | 2018-07-20 | 2022-05-31 | Kabushiki Kaisha Toshiba | Photo detector, photo detection system, lidar device and vehicle |
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US11346953B2 (en) | 2018-07-20 | 2022-05-31 | Kabushiki Kaisha Toshiba | Photo detector, photo detection system, lidar device and vehicle |
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A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040729 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061030 |
|
A131 | Notification of reasons for refusal |
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A521 | Written amendment |
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|
A131 | Notification of reasons for refusal |
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A521 | Written amendment |
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A711 | Notification of change in applicant |
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A131 | Notification of reasons for refusal |
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R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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S531 | Written request for registration of change of domicile |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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R350 | Written notification of registration of transfer |
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