JP2007294973A - 半導体集積回路 - Google Patents

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Abstract

【課題】デジタル回路、アナログ回路、及びＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）回路を１つのマイクロチップとして支援する半導体集積回路及びその製造技術に関する。
【解決手段】本発明の半導体集積回路は、デジタル回路及びアナログ回路が単一の基板上に集積された半導体集積回路において、前記デジタル回路の形成される領域及び前記アナログ回路の形成される領域を含む基板と、前記アナログ回路素子と前記デジタル回路素子との間のクロストークを防止するため、前記デジタル回路素子の形成される領域又は前記アナログ回路素子の形成される領域を取り囲むように、前記基板内に一定の深さに形成された深いウェルとを備える。
【選択図】図１

Description

本発明は、半導体集積回路及びその製造技術に関し、より詳しくは、デジタル回路、アナログ回路、及びＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）回路を１つのマイクロチップとして支援する半導体集積回路及びその製造方法に関する。
近年、需要の急増している自動車用パワー集積回路、及び直流／直流（ＤＣ／ＤＣ）変換器などのような高周波・高耐圧の情報通信システムを実現するためのスマートカード用集積回路向けに、ＭＢＣＤ（Ｍｏｄｕｌａｒ Ｂｉｐｏｌａｒ−ＣＭＯＳ−ＤＭＯＳ）の単一集積回路のようなＭＳＯＣ（Ｍｏｄｕｌａｒ Ｓｙｓｔｅｍ Ｏｎ Ｃｈｉｐ）を使用している。
このような単一の集積回路は、デジタル回路、アナログ回路、及びＲＦ回路を同時に支援するため、これらの回路を一体に集積しており、これにより、無線及び光通信アプリケーションのための携帯用ＲＦ装置の量及び質の面の改善が可能であった。
ところが、これらの回路を一体に集積することは、いくつかの固有問題を抱えている。
そのひとつが、回路固有の特性によるクロストーク問題である。すなわち、単一の集積回路上に種々の回路をそれぞれ配置させる場合、単一の集積回路基板を介して回路間の相互作用が可能との利点がある一方、デジタル回路、アナログ回路、及びＲＦ回路の間のクロストークには弱いという問題がある。
アナログ回路は、他の回路又は装置により発生した電気的ノイズに非常に敏感に反応する。これに対し、デジタル回路は、自体のデジタル特性により、アナログ回路に比べて電気的ノイズには相対的に敏感でない。しかし、デジタル回路は、その特性上、非常に大きな電流ノイズを発生させる。これにより、単一の集積回路上にアナログ回路及びデジタル回路を一体に集積させた場合、デジタル回路から発生した高いノイズ成分がアナログ回路に影響を及ぼしかねないため、単一の集積回路上にアナログ回路及びデジタル回路を集積する場合、アナログ回路は、デジタル回路から発生した電気的ノイズから分離又は隔離させる必要がある。
そこで、本発明は、上記のような従来技術の問題を解決するためになされたものであり、その目的は、次のとおりである。
第一に、デジタル回路、アナログ回路、及びＲＦ回路を同時に支援する単一の集積回路において、アナログ回路を電気的ノイズから安定的に分離及び隔離させることのできる半導体集積回路を提供することである。
第二に、デジタル回路、アナログ回路、及びＲＦ回路を同時に支援する単一の集積回路の大きさを縮小させることのできる半導体集積回路を提供することである。
第三に、デジタル回路、アナログ回路、及びＲＦ回路を同時に支援する単一の集積回路において、種々の回路を構成する高電圧素子、すなわち、３０Ｖ以上の高電圧で動作する素子であって、例えば、ＤＭＯＳ（Ｄｉｆｆｕｓｅｄ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）素子間の分離を安定的に実現することのできる半導体集積回路を提供することである。
第四に、デジタル回路、アナログ回路、及びＲＦ回路を同時に支援する単一の集積回路において、製造費用を最小化することのできる半導体集積回路を提供することである。
上記目的を達成するための一観点による本発明は、デジタル回路及びアナログ回路が単一の基板上に集積された半導体集積回路において、前記デジタル回路の形成される領域及び前記アナログ回路の形成される領域を含む基板と、前記アナログ回路素子と前記デジタル回路素子との間のクロストークを防止するため、前記デジタル回路素子の形成される領域又は前記アナログ回路素子の形成される領域を取り囲むように、前記基板内に一定の深さに形成された深いウェルとを備える半導体集積回路を提供する。
以下、添付された図面を参照して本発明の好ましい実施形態をさらに詳細に説明する。また、図面において、層及び領域の厚さは、明確化のために拡大されたものであり、層が他の層又は基板上にあると言及された場合、それは、他の層又は基板上に直接形成されるか、又はその間に第３の層が介在し得るものである。なお、明細書全体において、同じ図面符号（参照番号）で表示された部分は、同じ構成要素を表す。
より具体的に、実施形態では、説明の便宜上、デジタル回路、アナログ回路、及びＲＦ回路を構成する様々な素子の一部のみを例に挙げて説明する。例えば、アナログ回路素子としては、ＨＢＴ（Ｈｅｔｅｒｏ Ｊｕｎｃｔｉｏｎ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）、ＢＪＴ（Ｂｉｐｏｌａｒ Ｊｕｎｃｔｉｏｎ Ｔｒａｎｓｉｓｔｏｒ）、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）素子を、デジタル回路素子としては、ＬＤＭＯＳ（Ｌａｔｅｒａｌ Ｄｏｕｂｌｅ Ｄｉｆｆｕｓｅｄ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）素子を、ＲＦ回路素子としては、ＲＦ−ＣＭＯＳ素子を一例として説明する。
＜実施形態＞
図１は、本発明の実施形態に係る半導体集積回路の断面図である。
同図を参照すると、本発明の実施形態に係る半導体集積回路は、単一の基板１００上に、アナログ回路素子、ＲＦ回路素子、及びデジタル回路素子を全て支援し、各回路素子の数、構造及び配置には制限を設けない。
本発明の実施形態に係る半導体集積回路は、アナログ回路素子の形成される領域、ＲＦ回路素子の形成される領域、又はデジタル回路素子の形成される領域を取り囲むように、基板１００内に一定の深さに形成された深いウェル１０４Ａを備える。
深いウェル１０４Ａは、デジタル回路素子の形成される領域に形成することが好ましい。その理由は、半導体集積回路から発生する電気的ノイズは、そのほとんどがデジタル回路から発生するためである。したがって、深いウェル１０４Ａは、アナログ回路素子の形成される領域及びＲＦ回路素子の形成される領域を全て取り囲むように形成するよりは、デジタル回路素子の形成される領域のみを取り囲むように形成した方が、製造費用の面で有利である。しかし、本発明の実施形態で示すように、デジタル回路素子の形成される領域が、アナログ回路素子及びＲＦ回路素子の形成される領域を含む領域よりも広い場合には、アナログ回路及びＲＦ回路の形成される領域に形成することもできる。
電気的な側面を考慮すると、半導体集積回路には一定の導電型を有する単一の基板上に種々の回路が集積される。このため、単一の基板は、全ての回路素子を接続する抵抗素子として機能する。したがって、深いウェル１０４Ａ上に種々の回路素子を戦略的に配置させ、種々の回路素子を互いに分離及び隔離させることにより、単一基板上への種々の回路素子の集積が可能となる。
このように、深いウェル１０４Ａは、アナログ回路とデジタル回路との間のクロストークを防止する機能を行い、比較的簡単な工程のイオン注入法により形成することが好ましい。深いウェル１０４Ａの代わりに、クロストークの防止のために、埋め込み酸化物（ＢＯＸ）層が形成されたＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を用いることができるが、この場合、製造費用の面で悪影響を及ぼすため、比較的割安なバルク基板が用いられ、簡単な工程のイオン注入法により深いウェル１０４Ａを形成する。
例えば、深いウェル１０４Ａは、基板１００の導電型に応じた適切な変更が可能で、Ｐ型基板を用いる場合、Ｎ型ウェルに形成し、Ｎ型基板を用いる場合、Ｐ型ウェルに形成する。
また、本発明の実施形態に係る半導体集積回路は、種々の回路素子の動作範囲、例えば、電圧範囲を実現するため、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）、ＭＴＩ（Ｍｅｄｉｕｍ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）、ＤＴＩ（Ｄｅｅｐ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造の素子分離構造１０１、１０２、１０３をさらに備える。
ＳＴＩ構造の素子分離構造１０１は、１０Ｖ以下で動作する低電圧素子、例えば、ＢＪＴ、ＣＭＯＳ、ＲＦ−ＣＭＯＳ、ＳＴ−ＬＤＭＯＳ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ−ＬＤＭＯＳ）素子の間の電気的分離のため、トレンチの深さが、基板１００の上面から１μｍ以内の深さを有するように形成される。
ＭＴＩ構造の素子分離構造１０２は、１０Ｖ〜３０Ｖの範囲で動作する中間電圧素子、例えば、ＭＴ−ＬＤＭＯＳ（Ｍｅｄｉｕｍ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ−ＬＤＭＯＳ）素子間、又はこれらと低電圧素子との間の電気的分離のため、基板１００の上面から１μｍ〜３μｍの範囲の深さを有するように形成される。
ＤＴＩ構造の素子分離構造１０３は、３０Ｖ以上で動作する高電圧素子、例えば、ＤＴ−ＬＤＭＯＳ（Ｄｅｅｐ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ−ＬＤＭＯＳ、３０Ｖ〜５０Ｖ）、ＨＶ−ＬＤＭＯＳ（Ｈｉｇｈ Ｖｏｌｔａｇｅ ｗｅｌｌ−ＬＤＭＯＳ、５０Ｖ〜数百Ｖ）、高電圧用のＨＢＴ素子などのような高電圧素子間、又はこれらと低電圧素子との間若しくは中間電圧素子との間の電気的分離のため、基板１００の上面から３μｍ以上の深さ、例えば、３μｍ〜５０μｍの範囲、好ましくは、３μｍ〜１０μｍの範囲の深さを有するように形成される。
さらに、本発明の実施形態に係る半導体集積回路は、デジタル回路素子のうち、５０Ｖ〜数百Ｖの範囲で動作するＨＶ−ＬＤＭＯＳ素子を実現するため、ＨＶ−ＬＤＭＯＳ素子の形成される領域の基板１００内にエピタキシャル層を形成するのではなく、ＭＩ（Ｍｅｄｉｕｍ Ｉｍｐｌａｎｔ）法による処理後、ドライブイン処理により形成された高電圧用ウェル（図示せず）を備える。
ここで、ＭＩ法とは、例えば、不純物イオンを基板１００の上面から１μｍ〜３μｍの範囲の深さに注入するため、イオン注入対象を１μｍ〜３μｍの範囲の深さに設定し、不純物イオンを基板１００に注入することを意味する。また、ドライブイン処理とは、ＭＩ法によって一定の深さに注入された不純物イオンの量を、温度及び工程時間を調節して、最終イオン注入の深さ及び濃度分布を有するようにすることを意味する。
このほか、図１における説明の省略された素子については、図２Ａないし図２Ｆに示す半導体集積回路の製造方法に基づき、具体的に説明する。
図２Ａないし図２Ｆは、図１に示す半導体集積回路の製造方法を説明するための断面図である。
まず、図２Ａに示すように、ＨＶ−ＬＤＭＯＳ素子は、最も大きな空乏領域を要するため、サーマルバジェット（ｔｈｅｒｍａｌ ｂｕｄｇｅｔ）が最も大きな高電圧ウェル領域（図示せず）を形成しなければならない。このとき、高電圧ウェルは、上述したように、ＭＩ法及びドライブイン処理により形成する。例えば、高電圧ウェルは、基板１００内に一定の深さにＮ型不純物イオン又はＰ型不純物イオンを注入させた後、１０００℃〜１２００℃の範囲の温度にて、２〜１５時間にわたってドライブイン処理を行い、基板１００の上面から数μｍ〜数十μｍの範囲の深さに形成し、その厚さは、一般的な高電圧素子におけるエピタキシャル層と同じような厚さに形成する。
一方、ＤＴ−ＬＤＭＯＳ素子用ウェルは、ＨＶ−ＬＤＭＯＳ素子用の高電圧ウェルを共通に用いることもできる。
次いで、基板１００内に、素子分離のためのＳＴＩ、ＭＴＩ、ＤＴＩ構造の素子分離構造１０１、１０２、１０３を形成する。このとき、ＳＴＩ、ＭＴＩ、ＤＴＩ構造の素子分離構造１０１、１０２、１０３は、半導体集積回路に実現させる素子の動作範囲、例えば、電圧範囲を最大限広くするため、互いに異なる深さを有するように形成する。
例えば、ＳＴＩ、ＭＴＩ、ＤＴＩ構造の素子分離構造１０１、１０２、１０３は、各構造に対応して２つの方法にて形成することができる。
第一の方法は、絶縁膜を用いた埋め込み方法である。この方法は、基板１００を一定の深さにエッチングしてトレンチを形成した後、当該トレンチが埋め込まれるように、絶縁膜、例えば、埋め込み特性に優れたＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）酸化膜を蒸着する。その後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により、ＨＤＰ酸化膜の平坦化が行われる。
第二の方法は、Ｏ２イオンを用いたイオン注入法である。この方法は、絶縁特性を有するＯ２イオンを、基板１００内に直接注入することによって行われる。このような方法により、ＳＴＩ、ＭＴＩ、ＤＴＩ構造を実現するためには、一般的なイオン注入法を用いるのではなく、いわゆる「積層注入（ｓｔａｃｋ ｉｍｐｌａｎｔ）」と称するイオン注入法を用いる。
積層注入法とは、全工程においてイオン注入エネルギーを変化させて実施するものであって、まず高いイオン注入エネルギーにより、最も深い箇所にＯ２イオンを注入させた後、イオン注入エネルギーを段階的に下げ、ＳＴＩ、ＭＴＩ、ＤＴＩ構造の素子分離構造１０１、１０２、１０３として形成する。
以下、第一の方法を用いたＳＴＩ構造の素子分離構造１０１の形成方法を一例として説明する。
まず、基板１００上に、バッファ酸化膜と、ハードマスクとして機能するパッド窒化膜とを蒸着した後、その上にフォトリソグラフィ法によりエッチングマスクを形成する。次いで、前記エッチングマスクを用いたエッチングにより、前記パッド窒化膜、前記バッファ酸化膜、基板１００の一部をエッチングし、１μｍ以内の浅いトレンチを形成した後、当該トレンチの内側壁に酸化処理を行い、ウォール酸化膜を形成する。その後、前記トレンチが埋め込まれるようにＨＤＰ酸化膜を埋め込んだ後、ＣＭＰ法にて平坦化を行う。その後、前記パッド窒化膜とバッファ酸化膜とを除去し、ＳＴＩ構造の素子分離構造１０１を形成する。
前記ＳＴＩ構造と同様、ＭＴＩ構造の素子分離構造１０２、ＤＴＩ構造の素子分離構造１０３を形成することができる。ただし、ＭＴＩ構造の素子分離構造１０２は、ＳＴＩ構造の素子分離構造１０１よりも深くなるように、１μｍ〜３μｍの範囲の深さに形成し、ＤＴＩ構造の素子分離構造１０３は、ＭＴＩ構造の素子分離構造１０２よりも深くなるように、３μｍ以上の深さに形成する。
次いで、図２Ｂに示すように、深いウェル１０４Ａを形成する。このとき、深いウェル１０４Ａは、アナログ回路素子とデジタル回路素子との間のクロストークを防止するため、アナログ回路の形成される領域又はデジタル回路の形成される領域を取り囲むように形成する。例えば、深いウェル１０４Ａは、Ｐ型基板１００内にＮ型で形成し、アナログ回路素子のＣＭＯＳ、ＲＦ−ＣＭＯＳ素子の形成される領域に、高いイオン注入エネルギーで形成する。
一方、深いウェル１０４Ａの形成時、ＨＢＴ素子及びＢＪＴ素子の形成される領域には、それぞれコレクタ１０４Ｂ、１０４Ｃが形成される。前記コレクタ１０４Ｂ、１０４Ｃは、深いウェル１０４Ａと同じ濃度及び深さで形成する。
次いで、図２Ｃに示すように、ＨＶ−ＬＤＭＯＳ、ＤＴ−ＬＤＭＯＳ素子以外の素子、すなわち、ＣＭＯＳ、ＲＦ−ＣＭＯＳ、ＳＴ−ＬＤＭＯＳ、ＭＴ−ＬＤＭＯＳ素子の形成される領域には、深いウェル１０４Ａよりも低い濃度でウェル１０５Ａを形成する。同図において、ウェル１０５Ａは、説明の便宜上、ＳＴ−ＬＤＭＯＳ素子及びＭＴ−ＬＤＭＯＳ素子の領域には図示していないものの、実質的にはＳＴ−ＬＤＭＯＳ素子及びＭＴ−ＬＤＭＯＳ素子の形成される領域にも、同様にウェル１０５Ａが形成される。
図２Ｄに示すように、ウェル１０５Ａの形成時、ＢＪＴ素子の形成される領域には、ベース１０５Ｂが形成される。したがって、ＢＪＴ素子の利得（ｇａｉｎ）を高めるためには、ベース１０５Ｂの幅を狭くしなければならない。このため、上述した深いウェル１０４Ａの形成工程とは別に、フォトリソグラフィ法及びイオン注入法により、深いウェル１０４Ａよりも低いイオン注入エネルギーでコレクタ１０４Ｂを形成することもできる。コレクタ１０４Ｂは、アナログ回路素子のうち、隣接する素子を取り囲むように形成された深いウェル１０４Ａよりも、前記基板１００の上面を基準に、より低い深さに形成される。
続いて、基板１００上にゲート電極１０８を形成する。このとき、ゲート電極１０８は、ゲート絶縁膜１０６とゲート導電膜１０７との積層構造で形成する。ゲート絶縁膜１０６は、酸化膜（例えば、ＳｉＯ２）、又は酸化膜と窒化膜との積層構造で形成する。ゲート導電膜１０７は、ポリシリコン膜、遷移金属、希土類金属、合金膜、金属窒化膜、金属シリサイド層、又はこれらの積層構造で形成する。
一方、ＬＤＭＯＳ素子のゲートは、同図に示すように、基板１００上に積層された垂直構造ではなく、リセス構造を有するゲートとして形成することもできる。
次いで、図２Ｅに示すように、イオン注入法により、ゲート電極１０８の両側に露出する基板１００内に、浅い低濃度の接合領域（図示せず）を形成する。
その後、ゲート電極１０８の両側壁にゲートスペーサ１０９を形成する。このとき、ゲートスペーサ１０９は、酸化膜、窒化膜、又はこれらの積層構造で形成する。
次に、スペーサ１０９の両側に露出する基板１００内に、低濃度の接合領域よりも深い高濃度の接合領域１１０Ａを形成する。これにより、低濃度の接合領域と、高濃度の接合領域１１０ＡとからなるＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造のソース及びドレイン領域が形成される。
一方、高濃度の接合領域１１０Ａの形成時、ＢＪＴ素子の形成される領域には、エミッタ１１０Ｂが形成され、その他の領域には、各ウェルにバイアスを供給するためのピックアップ領域１１０Ｃが形成される。
続いて、図２Ｆに示すように、ＨＢＴ素子の形成される領域の基板１００上に、ベース１１１とエミッタ１１２とを形成する。このとき、ベース１１１は、ＳｉＧｅで形成し、エミッタ１１２は、ポリシリコン膜で形成する。
次に、図示してはいないが、ＲＦ−ＣＭＯＳの形成される領域に、ＲＦ受動素子として、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）キャパシタ、抵抗素子、インダクタなどを形成するか、若しくは伝達素子を形成することができる。このほか、集積回路内に素子間の接続のための金属配線などを形成することもできる。このとき、インダクタは、アルミニウム又は銅で形成する。
本発明によると、次のような効果が得られる。
第一に、デジタル回路、アナログ回路、及びＲＦ回路を同時に支援する単一の集積回路において、アナログ回路素子の形成される領域又はデジタル回路素子の形成される領域を取り囲むように深いウェルを形成することにより、アナログ回路を電気的ノイズから安定的に隔離又は分離させることができる。
第二に、デジタル回路、アナログ回路、及びＲＦ回路を同時に支援する単一の集積回路において、従来のＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法にて形成される素子分離構造の代わりに、ＳＴＩ、ＭＴＩ、ＤＴＩ構造の素子分離構造を形成することにより、単一の集積回路の大きさを、従来よりも大幅に縮小させることができる。
第三に、デジタル回路、アナログ回路、及びＲＦ回路を同時に支援する単一の集積回路において、ＳＴＩ、ＭＴＩ、ＤＴＩ構造の素子分離構造を形成することにより、広い動作範囲、例えば、電圧範囲を有する素子間の分離を安定的に実現することができる。
第四に、デジタル回路、アナログ回路、及びＲＦ回路を同時に支援する単一の集積回路において、ＳＴＩ、ＭＴＩ、ＤＴＩ構造の素子分離構造を形成し、素子間の分離及び隔離を行うことにより、従来、素子間の分離のため、非対称的にＬＤＤ構造の接合領域（ソース又はドレイン領域）のうち、相対的に長く形成されていた領域の長さを縮小することが可能なため、半導体集積回路の大きさを全体的に縮小させることができる。
第五に、デジタル回路、アナログ回路、及びＲＦ回路を同時に支援する単一の集積回路において、エピタキシャル層の代わりに、イオン注入法及びドライブイン処理により高電圧用ウェルを形成し、エピタキシャル層と同じ機能を行わせることにより、エピタキシャル層を形成する従来の集積回路に比べて製造費用を低減することができる。
以上、本発明は、上記した実施形態に限定されるものではなく、本発明に係る技術的思想の範囲から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
本発明の実施形態に係る半導体集積回路の断面図である。 図１に示す半導体集積回路の製造方法を説明するための断面図である。 図１に示す半導体集積回路の製造方法を説明するための断面図である。 図１に示す半導体集積回路の製造方法を説明するための断面図である。 図１に示す半導体集積回路の製造方法を説明するための断面図である。 図１に示す半導体集積回路の製造方法を説明するための断面図である。 図１に示す半導体集積回路の製造方法を説明するための断面図である。
符号の説明
１００ 基板
１０１ 素子分離構造
１０２ 素子分離構造
１０３ 素子分離構造
１０４Ａ 深いウェル
１０４Ｂ コレクタ
１０４Ｃ コレクタ
１０５Ａ ウェル
１０５Ｂ ベース
１０６ ゲート絶縁膜
１０７ ゲート導電膜
１０８ ゲート電極
１０９ スペーサ
１１０Ａ ソース及びドレイン領域
１１０Ｂ エミッタ
１１０Ｃ ピックアップ領域
１１１ ベース
１１２ エミッタ

Claims (31)

  1. デジタル回路及びアナログ回路が単一の基板上に集積された半導体集積回路において、
    前記デジタル回路の形成される領域及び前記アナログ回路の形成される領域を含む基板と、
    前記アナログ回路素子と前記デジタル回路素子との間のクロストークを防止するため、前記デジタル回路素子の形成される領域又は前記アナログ回路素子の形成される領域を取り囲むように、前記基板内に一定の深さに形成された深いウェルと
    を備えることを特徴とする半導体集積回路。
  2. 前記基板上に形成されたＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）回路素子をさらに備えることを特徴とする請求項１に記載の半導体集積回路。
  3. 前記ＲＦ回路素子が、前記深いウェルに取り囲まれるように形成されることを特徴とする請求項２に記載の半導体集積回路。
  4. 前記深いウェルが、Ｎ型ウェル又はＰ型ウェルであることを特徴とする請求項１又は３に記載の半導体集積回路。
  5. 前記アナログ回路素子が、互いに異なる動作範囲を有する複数の素子を備えることを特徴とする請求項１に記載の半導体集積回路。
  6. 前記デジタル回路素子が、互いに異なる動作範囲を有する複数の素子を備えることを特徴とする請求項１に記載の半導体集積回路。
  7. 前記互いに異なる動作範囲を有する素子をそれぞれ分離及び隔離させるため、前記基板の上面から互いに異なる深さを有するように形成された複数の素子分離構造をさらに備えることを特徴とする請求項５又は６に記載の半導体集積回路。
  8. 前記互いに異なる動作範囲を有する素子が、
    第１の動作範囲を有する第１の素子と、
    前記第１の動作範囲よりも高い第２の動作範囲を有する第２の素子と、
    前記第２の動作範囲よりも高い第３の動作範囲を有する第３の素子と
    を備えることを特徴とする請求項７に記載の半導体集積回路。
  9. 前記第１の動作範囲が、１Ｖ〜１０Ｖの範囲であることを特徴とする請求項８に記載の半導体集積回路。
  10. 前記第２の動作範囲が、１０Ｖ〜３０Ｖの範囲であることを特徴とする請求項８に記載の半導体集積回路。
  11. 前記第３の動作範囲が、３０Ｖ〜５０Ｖの範囲であることを特徴とする請求項８に記載の半導体集積回路。
  12. 前記互いに異なる動作範囲を有する素子が、前記第３の動作範囲よりも高い第４の動作範囲を有する第４の素子をさらに備えることを特徴とする請求項８に記載の半導体集積回路。
  13. 前記第４の動作範囲が、５０Ｖ〜９００Ｖの範囲であることを特徴とする請求項１２に記載の半導体集積回路。
  14. 前記複数の素子分離構造のうち、前記第１の素子を分離及び隔離させる素子分離構造が、前記基板の上面から０．１μｍ〜１μｍの範囲の深さに形成されることを特徴とする請求項８に記載の半導体集積回路。
  15. 前記複数の素子分離構造のうち、前記第２の素子を分離及び隔離させる素子分離構造が、前記基板の上面から１μｍ〜３μｍの範囲の深さに形成されることを特徴とする請求項８に記載の半導体集積回路。
  16. 前記複数の素子分離構造のうち、前記第３の素子を分離及び隔離させる素子分離構造が、前記基板の上面から３μｍ〜５０μｍの範囲の深さに形成されることを特徴とする請求項８に記載の半導体集積回路。
  17. 前記複数の素子分離構造が、前記基板内にトレンチ状に絶縁膜が埋め込まれる構造で形成されることを特徴とする請求項８に記載の半導体集積回路。
  18. 前記複数の素子分離構造が、前記基板内に、Ｏ２イオンを用いた積層注入（ｓｔａｃｋ ｉｍｐｌａｎｔ）法にて形成されることを特徴とする請求項８に記載の半導体集積回路。
  19. 前記デジタル回路素子が、ＳＴ−ＬＤＭＯＳ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ−ＬＤＭＯＳ）、ＭＴ−ＬＤＭＯＳ（Ｍｅｄｉｕｍ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ−ＬＤＭＯＳ）、ＤＴ−ＬＤＭＯＳ（Ｄｅｅｐ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ−ＬＤＭＯＳ）、及びＨＶ−ＬＤＭＯＳ（Ｈｉｇｈ Ｖｏｌｔａｇｅ Ｗｅｌｌ−ＬＤＭＯＳ）素子を備えることを特徴とする請求項１に記載の半導体集積回路。
  20. 前記ＨＶ−ＬＤＭＯＳ素子が、高電圧ウェルに取り囲まれるように形成されることを特徴とする請求項１９に記載の半導体集積回路。
  21. 前記高電圧ウェルが、Ｎ型ウェル又はＰ型ウェルであることを特徴とする請求項２０に記載の半導体集積回路。
  22. 前記高電圧ウェルが、前記基板の上面から一定の深さに不純物イオンを注入した後、注入された不純物イオンを、ドライブイン処理により拡散させて形成されることを特徴とする請求項２０に記載の半導体集積回路。
  23. 前記注入された不純物イオンが、前記基板の上面から１μｍ〜３μｍの範囲の深さに注入されることを特徴とする請求項２２に記載の半導体集積回路。
  24. 前記ドライブイン処理が、１０００℃〜１２００℃の範囲の温度にて、２〜１５時間にわたって行われることを特徴とする請求項２２に記載の半導体集積回路。
  25. 前記アナログ回路素子が、ＢＪＴ（Ｂｉｐｏｌａｒ Ｊｕｎｃｔｉｏｎ Ｔｒａｎｓｉｓｔｏｒ）、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）素子、及びＨＢＴ（Ｈｅｔｅｒｏ Ｊｕｎｃｔｉｏｎ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）の少なくともいずれか１つを備えることを特徴とする請求項１に記載の半導体集積回路。
  26. 前記ＢＪＴ（Ｂｉｐｏｌａｒ Ｊｕｎｃｔｉｏｎ Ｔｒａｎｓｉｓｔｏｒ）が、
    前記基板内に一定の深さに形成されたコレクタと、
    該コレクタから離隔するように、前記基板内に形成されたエミッタと、
    前記コレクタと前記エミッタとの間に形成されたベースと
    を備えることを特徴とする請求項２５に記載の半導体集積回路。
  27. 前記コレクタが、前記深いウェルと同じ濃度及び深さで形成されることを特徴とする請求項２６に記載の半導体集積回路。
  28. 前記コレクタが、前記アナログ回路素子のうち、隣接する素子を取り囲むように形成された前記深いウェルよりも、前記基板の上面を基準に、より低い深さに形成されることを特徴とする請求項２６に記載の半導体集積回路。
  29. 前記ＨＢＴ（Ｈｅｔｅｒｏ Ｊｕｎｃｔｉｏｎ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）が、
    前記基板内に一定の深さに形成されたコレクタと、
    前記基板の上面に形成されたベースと、
    該ベース上に形成されたエミッタと
    を備えることを特徴とする請求項２５に記載の半導体集積回路。
  30. 前記コレクタが、前記深いウェルと同じ濃度及び深さで形成されることを特徴とする請求項２９に記載の半導体集積回路。
  31. 前記コレクタが、積層注入（ｓｔａｃｋ ｉｍｐｌａｎｔ）法にて形成されることを特徴とする請求項２９又は３０に記載の半導体集積回路。
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