JP2001345428A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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Abstract
(57)【要約】
【課題】 デジタル回路、アナログ回路混載半導体装置
において、デジタル回路からアナログ回路へのノイズの
進入を抑制できる半導体装置構造を提供する。 【解決手段】 半導体基板１０の表面層にそれぞれ独立
に形成された第１ウェル２０と第２ウェル４０を備え、
第１ウェル内の表面層にデジタル回路３０を形成し、第
２ウェル内の表面層にアナログ回路６０を形成した構成
を有し、少なくとも半導体基板として第１ウェルの１０
００倍以上の抵抗率を有する高抵抗な基板を用いる。
において、デジタル回路からアナログ回路へのノイズの
進入を抑制できる半導体装置構造を提供する。 【解決手段】 半導体基板１０の表面層にそれぞれ独立
に形成された第１ウェル２０と第２ウェル４０を備え、
第１ウェル内の表面層にデジタル回路３０を形成し、第
２ウェル内の表面層にアナログ回路６０を形成した構成
を有し、少なくとも半導体基板として第１ウェルの１０
００倍以上の抵抗率を有する高抵抗な基板を用いる。
Description
【０００１】
【発明の属する技術分野】本発明は、アナログ回路とデ
ジタル回路を混載した半導体装置の構造とその製造方法
に関する。
ジタル回路を混載した半導体装置の構造とその製造方法
に関する。
【０００２】
【従来の技術】近年、携帯端末等の普及に伴い、軽量小
型や低コスト化の要求から、従来は別々のチップで構成
されていたアナログ回路とデジタル回路を同一チップ上
に搭載した部品の開発が進められている。
型や低コスト化の要求から、従来は別々のチップで構成
されていたアナログ回路とデジタル回路を同一チップ上
に搭載した部品の開発が進められている。
【０００３】しかし、デジタル回路とアナログ回路を同
一チップ上に形成すると、デジタル回路から発生するノ
イズが基板やウェルを介してアナログ回路に進入し、良
好なアナログ動作を阻害する場合がある。
一チップ上に形成すると、デジタル回路から発生するノ
イズが基板やウェルを介してアナログ回路に進入し、良
好なアナログ動作を阻害する場合がある。
【０００４】図１０Ａ〜図１０（ｃ）は、従来のデジタ
ル回路とアナログ回路を混載した半導体装置の構造例を
概略的に示す装置断面図である。また、図１１（ａ）〜
図１１（ｃ）は、各構造におけるデジタル回路からアナ
ログ回路への進入ノイズの大きさをシミュレーションよ
り求めたグラフである。横軸はデジタル回路で発生する
ノイズ周波数、縦軸は進入ノイズの大きさを示す。
ル回路とアナログ回路を混載した半導体装置の構造例を
概略的に示す装置断面図である。また、図１１（ａ）〜
図１１（ｃ）は、各構造におけるデジタル回路からアナ
ログ回路への進入ノイズの大きさをシミュレーションよ
り求めたグラフである。横軸はデジタル回路で発生する
ノイズ周波数、縦軸は進入ノイズの大きさを示す。
【０００５】図１０（ａ）は、ｐ型の基板５１０中に形
成された同一のｎウェル５２０中にデジタル回路５３０
とアナログ回路５４０をともに形成する従来の構造を示
す（以下、この構造を同一ウェル構造と呼ぶ）。また、
同図にはデジタル回路５３０とアナログ回路５４０の間
にガードリング５５０も付加した構造を示している。
成された同一のｎウェル５２０中にデジタル回路５３０
とアナログ回路５４０をともに形成する従来の構造を示
す（以下、この構造を同一ウェル構造と呼ぶ）。また、
同図にはデジタル回路５３０とアナログ回路５４０の間
にガードリング５５０も付加した構造を示している。
【０００６】ここでいうガードリングとは、デジタル回
路から漏れるノイズを吸収するように、デジタル回路５
３０とアナログ回路５４０との間に設けられた高濃度不
純物拡散領域である。壁状あるいはデジタル回路を囲む
ようリング状に形成される。
路から漏れるノイズを吸収するように、デジタル回路５
３０とアナログ回路５４０との間に設けられた高濃度不
純物拡散領域である。壁状あるいはデジタル回路を囲む
ようリング状に形成される。
【０００７】図１１（ａ）に示すように、同一ウェル構
造のみの場合では、ノイズ周波数にかかわらず、デジタ
ル回路５３０からアナログ回路５４０へのノイズの進入
は極めて大きい。ガードリング５５０を備えた場合は、
多少改善されるものの依然としてアナログ回路への進入
ノイズは大きい。
造のみの場合では、ノイズ周波数にかかわらず、デジタ
ル回路５３０からアナログ回路５４０へのノイズの進入
は極めて大きい。ガードリング５５０を備えた場合は、
多少改善されるものの依然としてアナログ回路への進入
ノイズは大きい。
【０００８】図１０（ｂ）は、ｐ型の半導体基板５１２
中にｎウェル５２２およびｎウェル５６２をそれぞれ独
立に形成し、デジタル回路５３２をｎウェル５２２内
に、アナログ回路５４２をｎウェル５６２内にそれぞれ
形成したものである。特にアナログ回路形成領域では、
ｎウェル５６２内にさらにｐウェル５７２を形成し、こ
こにアナログ回路５４２を形成している。このように、
アナログ回路形成領域に、ｐ型基板５１２／ｎウェル５
６２／ｐウェル５７２からなる三重構造を備えたものを
ここではトリプルウェル構造と呼ぶ。なお、この構造で
ガードリング５５２を形成する場合は、同図に示すよう
に、デジタル回路５３２とアナログ回路５４２の間のｎ
ウェル５２２内に形成される。
中にｎウェル５２２およびｎウェル５６２をそれぞれ独
立に形成し、デジタル回路５３２をｎウェル５２２内
に、アナログ回路５４２をｎウェル５６２内にそれぞれ
形成したものである。特にアナログ回路形成領域では、
ｎウェル５６２内にさらにｐウェル５７２を形成し、こ
こにアナログ回路５４２を形成している。このように、
アナログ回路形成領域に、ｐ型基板５１２／ｎウェル５
６２／ｐウェル５７２からなる三重構造を備えたものを
ここではトリプルウェル構造と呼ぶ。なお、この構造で
ガードリング５５２を形成する場合は、同図に示すよう
に、デジタル回路５３２とアナログ回路５４２の間のｎ
ウェル５２２内に形成される。
【０００９】なお、従来の半導体基板５１２は、プロセ
ス上の取り扱いが容易等の理由により専ら比抵抗約１Ω
・ｃｍ程度の比較的低抵抗な基板が用いられている。
ス上の取り扱いが容易等の理由により専ら比抵抗約１Ω
・ｃｍ程度の比較的低抵抗な基板が用いられている。
【００１０】図１１（ｂ）に示すように、トリプルウェ
ル構造では、ノイズ周波数が１００Ｍ（１０８）Ｈｚ以
下に対しては、ガードリングなしでも進入ノイズレベル
を−６０（ｄＢ）以下に抑制することができる。ガード
リング５５２を備えれば、全体的な進入ノイズレベルを
さらに下げることができる。しかし、ノイズ周波数が１
Ｇ（１０９）Ｈｚを超えると、ガードリング５５２を備
えても進入ノイズは無視できなくなる。
ル構造では、ノイズ周波数が１００Ｍ（１０８）Ｈｚ以
下に対しては、ガードリングなしでも進入ノイズレベル
を−６０（ｄＢ）以下に抑制することができる。ガード
リング５５２を備えれば、全体的な進入ノイズレベルを
さらに下げることができる。しかし、ノイズ周波数が１
Ｇ（１０９）Ｈｚを超えると、ガードリング５５２を備
えても進入ノイズは無視できなくなる。
【００１１】図１０（ｃ）は、ＳＯＩ基板を用いた構造
を示す。ＳＯＩ基板とは、酸化層５１６を挟んで上層、
下層（５１４）に半導体層を備えた基板である。ＳＯＩ
基板を用いる場合は、例えば、上層の半導体層中にｐ型
半導体領域５７４を挟んでｎウェル層５２４、５６４を
形成し、それぞれのウェル内にデジタル回路５３４とア
ナログ回路５４４を形成している。
を示す。ＳＯＩ基板とは、酸化層５１６を挟んで上層、
下層（５１４）に半導体層を備えた基板である。ＳＯＩ
基板を用いる場合は、例えば、上層の半導体層中にｐ型
半導体領域５７４を挟んでｎウェル層５２４、５６４を
形成し、それぞれのウェル内にデジタル回路５３４とア
ナログ回路５４４を形成している。
【００１２】図１１（ｃ）に示すように、ＳＯＩ基板を
用いた場合は、ガードリングを用いた構造において、ノ
イズを吸い上げる効果が顕著になり、アナログ回路５４
４へのノイズの進入を防ぐ効果が大きくなる。
用いた場合は、ガードリングを用いた構造において、ノ
イズを吸い上げる効果が顕著になり、アナログ回路５４
４へのノイズの進入を防ぐ効果が大きくなる。
【００１３】図１０（ｂ）に示すトリプルウェル構造に
おけるアナログ回路５４２へのノイズ進入経路を考える
場合、デジタル回路５３２の横からｎウェル５２２の表
面層を通って進入するものと、デジタル回路５３２の下
層の半導体基板５１２を通ってアナログ回路に達するも
のがあるが、ガードリング５５２は、横から漏れるノイ
ズに対しては高い吸い上げ効果を示すものの、下層の半
導体基板５１２を通って漏れるノイズに対しては吸い上
げ効果は殆ど期待できない。これに対し、図１０（ｃ）
に示すＳＯＩ基板構造では、ｎウェル５２４の下層がＳ
ｉＯ２層５１６であるため、下層に抜けるノイズはここ
で阻止される。よって、アナログ回路５４４への主なノ
イズの進入経路は、ウェル中の表面層を横方向に抜ける
ものであるため、ガードリング５５４による吸い上げ効
果が顕著となるものと考えられる。
おけるアナログ回路５４２へのノイズ進入経路を考える
場合、デジタル回路５３２の横からｎウェル５２２の表
面層を通って進入するものと、デジタル回路５３２の下
層の半導体基板５１２を通ってアナログ回路に達するも
のがあるが、ガードリング５５２は、横から漏れるノイ
ズに対しては高い吸い上げ効果を示すものの、下層の半
導体基板５１２を通って漏れるノイズに対しては吸い上
げ効果は殆ど期待できない。これに対し、図１０（ｃ）
に示すＳＯＩ基板構造では、ｎウェル５２４の下層がＳ
ｉＯ２層５１６であるため、下層に抜けるノイズはここ
で阻止される。よって、アナログ回路５４４への主なノ
イズの進入経路は、ウェル中の表面層を横方向に抜ける
ものであるため、ガードリング５５４による吸い上げ効
果が顕著となるものと考えられる。
【００１４】
【発明が解決しようとする課題】上述するように、従来
の半導体装置構造では、ＳＯＩ基板とガードリングとの
組み合わせが、デジタル回路で発生したノイズのアナロ
グ回路への進入を最も効果的に阻止するものと考えられ
ている。しかし、ＳＯＩ基板を用いる場合でも、より高
周波数のノイズに対して効果的にアナログ回路へのノイ
ズの進入を阻止しうる構造が求められている。
の半導体装置構造では、ＳＯＩ基板とガードリングとの
組み合わせが、デジタル回路で発生したノイズのアナロ
グ回路への進入を最も効果的に阻止するものと考えられ
ている。しかし、ＳＯＩ基板を用いる場合でも、より高
周波数のノイズに対して効果的にアナログ回路へのノイ
ズの進入を阻止しうる構造が求められている。
【００１５】その一方で、ＳＯＩ基板については、一般
に通常の半導体基板より基板コストが高いことや、基板
の中間層である酸化層５１６の熱伝導率が悪いため、動
作中の素子に発生する熱を効率良く逃がすことができな
いこと、あるいは、ホットキャリヤが発生した場合に、
これを構造上逃がすことができないためトランジスタ特
性が不安定になること等の使用上の問題も指摘されてい
る。
に通常の半導体基板より基板コストが高いことや、基板
の中間層である酸化層５１６の熱伝導率が悪いため、動
作中の素子に発生する熱を効率良く逃がすことができな
いこと、あるいは、ホットキャリヤが発生した場合に、
これを構造上逃がすことができないためトランジスタ特
性が不安定になること等の使用上の問題も指摘されてい
る。
【００１６】
【課題を解決するための手段】本発明は、上記問題を解
決するために、デジタル回路とアナログ回路を混載した
半導体装置に関し、デジタル回路からアナログ回路への
ノイズの進入をより効果的に阻止しうる新たなＳＯＩ基
板を用いた構造、及びＳＯＩ基板に代替しうる構造、さ
らにそれらの製造方法を提供することを目的とする。
決するために、デジタル回路とアナログ回路を混載した
半導体装置に関し、デジタル回路からアナログ回路への
ノイズの進入をより効果的に阻止しうる新たなＳＯＩ基
板を用いた構造、及びＳＯＩ基板に代替しうる構造、さ
らにそれらの製造方法を提供することを目的とする。
【００１７】本発明の半導体装置の第１の特徴は、デジ
タル回路とアナログ回路を混載する半導体装置におい
て、第１導電型の半導体基板と、半導体基板の表面層に
それぞれ独立に形成された、第２導電型の第１ウェル及
び第２導電型の第２ウェルと、第１ウェル内の表面層に
形成されたデジタル回路と、第２ウェル内の表面層に形
成されたアナログ回路とを有し、半導体基板が、少なく
とも第１ウェルの１０００倍以上の比抵抗を有すること
である。
タル回路とアナログ回路を混載する半導体装置におい
て、第１導電型の半導体基板と、半導体基板の表面層に
それぞれ独立に形成された、第２導電型の第１ウェル及
び第２導電型の第２ウェルと、第１ウェル内の表面層に
形成されたデジタル回路と、第２ウェル内の表面層に形
成されたアナログ回路とを有し、半導体基板が、少なく
とも第１ウェルの１０００倍以上の比抵抗を有すること
である。
【００１８】上記半導体装置の第１の特徴によれば、半
導体基板抵抗が十分に高いため、第１ウェル内に形成さ
れるデジタル回路で発生するノイズは、第１ウェル周囲
の高抵抗半導体基板によりアナログ回路への進入を阻止
できる。
導体基板抵抗が十分に高いため、第１ウェル内に形成さ
れるデジタル回路で発生するノイズは、第１ウェル周囲
の高抵抗半導体基板によりアナログ回路への進入を阻止
できる。
【００１９】本発明の半導体装置の第２の特徴は、デジ
タル回路とアナログ回路を混載する半導体装置におい
て、絶縁層を挟んで上層半導体層と下層半導体層とを有
する基板と、上層半導体層に第１導電型半導体領域を挟
みそれぞれ独立に形成された、第２導電型の第１ウェル
及び第２導電型の第２ウェルと、第１ウェル内の表面層
に形成されたデジタル回路と、第２ウェル内の表面層に
形成されたアナログ回路と、デジタル回路と第２ウェル
との間の、第１ウェルの内側領域、もしくは第１ウェル
と第２ウェルとの間の表面層に形成された導電性のガー
ドリングを有し、ガードリングの底部と第１ウェルの底
部との距離を少なくとも０．８μｍ以下とすることであ
る。
タル回路とアナログ回路を混載する半導体装置におい
て、絶縁層を挟んで上層半導体層と下層半導体層とを有
する基板と、上層半導体層に第１導電型半導体領域を挟
みそれぞれ独立に形成された、第２導電型の第１ウェル
及び第２導電型の第２ウェルと、第１ウェル内の表面層
に形成されたデジタル回路と、第２ウェル内の表面層に
形成されたアナログ回路と、デジタル回路と第２ウェル
との間の、第１ウェルの内側領域、もしくは第１ウェル
と第２ウェルとの間の表面層に形成された導電性のガー
ドリングを有し、ガードリングの底部と第１ウェルの底
部との距離を少なくとも０．８μｍ以下とすることであ
る。
【００２０】上記半導体装置の第２の特徴によれば、Ｓ
ＯＩ基板を用いた構造において、深いガードリングを設
けることになるが、ＳＯＩ基板を用いた場合は、第１ウ
ェルと第２ウェルの下層が絶縁層になるので、デジタル
回路で発生するノイズは、各ウェルの下層を通ってアナ
ログ回路に進入しにくい。よって、漏れノイズの進入経
路は主に横方向に流れることとなるため、この進入経路
の途中に設けられるガードリングにより、効果的にノイ
ズの進入を阻止できる。また、従来のように、浅いガー
ドリングではなく、十分に深いガードリングを形成する
ことにより、漏れたノイズを広い範囲で吸い上げること
ができるため、アナログ回路へのノイズの進入をさらに
効果的に阻止することができる。
ＯＩ基板を用いた構造において、深いガードリングを設
けることになるが、ＳＯＩ基板を用いた場合は、第１ウ
ェルと第２ウェルの下層が絶縁層になるので、デジタル
回路で発生するノイズは、各ウェルの下層を通ってアナ
ログ回路に進入しにくい。よって、漏れノイズの進入経
路は主に横方向に流れることとなるため、この進入経路
の途中に設けられるガードリングにより、効果的にノイ
ズの進入を阻止できる。また、従来のように、浅いガー
ドリングではなく、十分に深いガードリングを形成する
ことにより、漏れたノイズを広い範囲で吸い上げること
ができるため、アナログ回路へのノイズの進入をさらに
効果的に阻止することができる。
【００２１】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら説明する。
て、図面を参照しながら説明する。
【００２２】（第１の実施の形態）第１の実施の形態に
かかる半導体装置の基本的な構成は、従来のトリプルウ
ェル構造と共通するが、従来の構成と異なるのは、半導
体基板として高抵抗基板を用いている点である。
かかる半導体装置の基本的な構成は、従来のトリプルウ
ェル構造と共通するが、従来の構成と異なるのは、半導
体基板として高抵抗基板を用いている点である。
【００２３】この特徴によれば、半導体基板抵抗が十分
に高いため、第１ウェル内に形成されたデジタル回路で
発生するノイズは、第１ウェル周囲の高抵抗半導体基板
により第２ウェル内に形成されたのアナログ回路への進
入を阻止できる。
に高いため、第１ウェル内に形成されたデジタル回路で
発生するノイズは、第１ウェル周囲の高抵抗半導体基板
により第２ウェル内に形成されたのアナログ回路への進
入を阻止できる。
【００２４】半導体基板は、ＭＣＺ法、ＣＺ法、ＦＺ法
のいずれかを用いて作製されたものでよい。また、固溶
酸素量が１×１０１８ａｔｏｍｓ／ｃｍ３以下であって
もよい。
のいずれかを用いて作製されたものでよい。また、固溶
酸素量が１×１０１８ａｔｏｍｓ／ｃｍ３以下であって
もよい。
【００２５】第１ウェルと第２ウェルとの間隔（ｗ）
が、少なくとも０．５μｍ以上離れていてもよい。第１
ウェルと第２ウェル間の間隔の距離に応じて両ウェル間
の抵抗が増大し、アナログ回路へのノイズの進入をより
効果的に阻止できるが、特に両ウェル間距離が０．５μ
ｍ以上になれば、良好なノイズ進入阻止効果を得ること
ができる。
が、少なくとも０．５μｍ以上離れていてもよい。第１
ウェルと第２ウェル間の間隔の距離に応じて両ウェル間
の抵抗が増大し、アナログ回路へのノイズの進入をより
効果的に阻止できるが、特に両ウェル間距離が０．５μ
ｍ以上になれば、良好なノイズ進入阻止効果を得ること
ができる。
【００２６】また、上記特徴を有する半導体装置におい
て、第２ウェル内の表面層に第１導電型の第３ウェルを
有し、アナログ回路を第３ウェル内に形成してもよい。
て、第２ウェル内の表面層に第１導電型の第３ウェルを
有し、アナログ回路を第３ウェル内に形成してもよい。
【００２７】この場合は、高抵抗半導体基板によるノイ
ズ進入阻止効果に加えて、第２ウェルと第３ウェル間の
ＰＮ接合抵抗によるノイズ進入阻止効果を得ることがで
きる。
ズ進入阻止効果に加えて、第２ウェルと第３ウェル間の
ＰＮ接合抵抗によるノイズ進入阻止効果を得ることがで
きる。
【００２８】以下、第１の実施の形態にかかる半導体装
置についてより詳細に説明する。
置についてより詳細に説明する。
【００２９】図１（ａ）、図１（ｂ）は、第１の実施の
形態にかかるデジタル回路とアナログ回路混載半導体装
置の構造を示す装置平面図と装置断面図である。同図に
示すように、ｐ型の高抵抗基板１０中のデジタル回路形
成領域にｎウェル２０、アナログ回路形成領域にｎウェ
ル４０をそれぞれ独立に形成している。アナログ回路形
成領域では、ｎウェル４０内にさらにｐウェル５０を形
成し、このｐウェル内にアナログ回路６０を形成してい
る。一方デジタル回路形成領域では、ｎウェル２０内に
デジタル回路３０を形成している。各回路は、ＭＯＳト
ランジスタやバイポーラトランジスタ等に代表される能
動素子を含む回路である。
形態にかかるデジタル回路とアナログ回路混載半導体装
置の構造を示す装置平面図と装置断面図である。同図に
示すように、ｐ型の高抵抗基板１０中のデジタル回路形
成領域にｎウェル２０、アナログ回路形成領域にｎウェ
ル４０をそれぞれ独立に形成している。アナログ回路形
成領域では、ｎウェル４０内にさらにｐウェル５０を形
成し、このｐウェル内にアナログ回路６０を形成してい
る。一方デジタル回路形成領域では、ｎウェル２０内に
デジタル回路３０を形成している。各回路は、ＭＯＳト
ランジスタやバイポーラトランジスタ等に代表される能
動素子を含む回路である。
【００３０】なお、各ウェルのサイズは、例えばｎウェ
ル２０およびｎウェル４０の深さが約１．５μｍであ
る。またｎウェル２０とｎウェル４０間の距離ｗが例え
ば約０．５μｍである。
ル２０およびｎウェル４０の深さが約１．５μｍであ
る。またｎウェル２０とｎウェル４０間の距離ｗが例え
ば約０．５μｍである。
【００３１】高抵抗基板１０は、例えばｐウェル５０が
０．２５Ω・ｃｍ、ｎウェル２０とｎウェル４０が０．
０６５Ω・ｃｍである場合、これらのウェルの１０００
倍以上の比抵抗、好ましくはｐウェルの１０００倍以上
の比抵抗を持つ高抵抗基板であることが好ましい。例え
ば比抵抗２５０Ω・ｃｍ以上の高抵抗基板を用いること
が好ましい。なお、この比抵抗値は、固溶酸素量の値と
しては約８．１×１０ １７ａｔｏｍｓ／ｃｍ３以下に相
当する。
０．２５Ω・ｃｍ、ｎウェル２０とｎウェル４０が０．
０６５Ω・ｃｍである場合、これらのウェルの１０００
倍以上の比抵抗、好ましくはｐウェルの１０００倍以上
の比抵抗を持つ高抵抗基板であることが好ましい。例え
ば比抵抗２５０Ω・ｃｍ以上の高抵抗基板を用いること
が好ましい。なお、この比抵抗値は、固溶酸素量の値と
しては約８．１×１０ １７ａｔｏｍｓ／ｃｍ３以下に相
当する。
【００３２】不純物として基板中に含有される酸素は、
ドーパントとして寄与するため、基板を高抵抗にするた
めには、基板中固溶酸素量を少なくする必要がある。し
かし、基板中に含有される酸素に起因する格子欠陥は、
プロセス中に基板にかかる種々のストレスをうまく吸収
し、基板の機械的強度を上げるものでもある。よって、
固溶酸素量は、機械的強度が脆弱になりすぎない程度に
存在していることが好ましい。
ドーパントとして寄与するため、基板を高抵抗にするた
めには、基板中固溶酸素量を少なくする必要がある。し
かし、基板中に含有される酸素に起因する格子欠陥は、
プロセス中に基板にかかる種々のストレスをうまく吸収
し、基板の機械的強度を上げるものでもある。よって、
固溶酸素量は、機械的強度が脆弱になりすぎない程度に
存在していることが好ましい。
【００３３】上述するような、固溶酸素量が低濃度の基
板は、ＣＺ法（Czochralski法）、ＦＺ法（Floating zo
ne法）および融液に磁場を印加して融液の対流を抑制す
ることで結晶中の酸素濃度を抑制するＭＣＺ法（Magnet
ic field applied CZ法）を用いて作製することができ
る。
板は、ＣＺ法（Czochralski法）、ＦＺ法（Floating zo
ne法）および融液に磁場を印加して融液の対流を抑制す
ることで結晶中の酸素濃度を抑制するＭＣＺ法（Magnet
ic field applied CZ法）を用いて作製することができ
る。
【００３４】従来のトリプルウェル構造が、主にＰＮ接
合抵抗のみでデジタル回路で発生したノイズのアナログ
回路への進入を抑制していたのに対し、このように高抵
抗基板１０を使用すると、ｎウェル２０とｎウェル４０
の間に入る半導体基板１０そのものの抵抗によってもア
ナログ回路へのノイズの進入を阻止できる。
合抵抗のみでデジタル回路で発生したノイズのアナログ
回路への進入を抑制していたのに対し、このように高抵
抗基板１０を使用すると、ｎウェル２０とｎウェル４０
の間に入る半導体基板１０そのものの抵抗によってもア
ナログ回路へのノイズの進入を阻止できる。
【００３５】図２（ａ）は、第１の実施の形態にかかる
高抵抗基板を用いたトリプルウェル構造の、進入ノイズ
レベルをシミュレーションにより求め、従来の構造のも
のと比較したグラフである。
高抵抗基板を用いたトリプルウェル構造の、進入ノイズ
レベルをシミュレーションにより求め、従来の構造のも
のと比較したグラフである。
【００３６】同図に示すように、ノイズ周波数１ＧＨｚ
に対しては、進入ノイズの低減効果はみられないもの
の、ノイズ周波数１００ＭＨｚに対しては、従来の同一
ウェル構造やトリプルウェル構造に比較し、大幅に進入
ノイズのレベルが下がり、ＳＯＩ基板を用いた場合とほ
ぼ同じレベルの性能を得ることができる。
に対しては、進入ノイズの低減効果はみられないもの
の、ノイズ周波数１００ＭＨｚに対しては、従来の同一
ウェル構造やトリプルウェル構造に比較し、大幅に進入
ノイズのレベルが下がり、ＳＯＩ基板を用いた場合とほ
ぼ同じレベルの性能を得ることができる。
【００３７】図２（ｂ）は、デジタル回路形成領域のｎ
ウェル２０とアナログ回路形成領域のｎウェル４０との
距離ｗとデジタル回路からアナログ回路への進入ノイズ
のレベルの関係をシミュレーションにより求めたグラフ
である。両ウェル間の距離ｗが広がる程、高抵抗となり
ノイズの進入阻止効果が高まるが、ノイズ周波数１００
ＭＨｚに対しては、両ウェル間の距離ｗを０．５μｍ以
上離すと進入ノイズレベルを−１００ｄＢ以下の良好な
値とすることができる。
ウェル２０とアナログ回路形成領域のｎウェル４０との
距離ｗとデジタル回路からアナログ回路への進入ノイズ
のレベルの関係をシミュレーションにより求めたグラフ
である。両ウェル間の距離ｗが広がる程、高抵抗となり
ノイズの進入阻止効果が高まるが、ノイズ周波数１００
ＭＨｚに対しては、両ウェル間の距離ｗを０．５μｍ以
上離すと進入ノイズレベルを−１００ｄＢ以下の良好な
値とすることができる。
【００３８】ところで、一般的な高周波アナログ回路に
は、薄膜インダクタ素子が形成されている。この薄膜イ
ンダクタ素子は、導体の周回パターンを有するものであ
るが、この周回パターンによりうず電流が生じるため、
これに起因する誘導電流が半導体基板中に発生する。従
来の半導体基板を使用する場合は、基板中に生じるこの
誘導電流によって、薄膜インダクタ素子のＱ値が劣化す
るという問題があった。
は、薄膜インダクタ素子が形成されている。この薄膜イ
ンダクタ素子は、導体の周回パターンを有するものであ
るが、この周回パターンによりうず電流が生じるため、
これに起因する誘導電流が半導体基板中に発生する。従
来の半導体基板を使用する場合は、基板中に生じるこの
誘導電流によって、薄膜インダクタ素子のＱ値が劣化す
るという問題があった。
【００３９】しかし、第１の実施の形態に係る高抵抗基
板を使用する場合は、半導体基板の抵抗が高いため、誘
導電流の値を低減できる。従って、インダクタ素子のＱ
値の劣化を抑制することが可能になる。
板を使用する場合は、半導体基板の抵抗が高いため、誘
導電流の値を低減できる。従って、インダクタ素子のＱ
値の劣化を抑制することが可能になる。
【００４０】図３は、１μｍ幅のＡｌ線周回パターンを
持つインダクタ素子の周波数とＱ値との関係を示すグラ
フである。同グラフに示すように、従来の比抵抗値１Ω
ｃｍの半導体基板を使用したものに比較し、第１の実施
の形態に係る比抵抗値１０００Ωｃｍの半導体基板を使
用した場合は、特に高周波数領域において、高いＱ値を
得ることができる。
持つインダクタ素子の周波数とＱ値との関係を示すグラ
フである。同グラフに示すように、従来の比抵抗値１Ω
ｃｍの半導体基板を使用したものに比較し、第１の実施
の形態に係る比抵抗値１０００Ωｃｍの半導体基板を使
用した場合は、特に高周波数領域において、高いＱ値を
得ることができる。
【００４１】このように、第１の実施の形態に係る高抵
抗基板の使用は、デジタル回路からアナログ回路へのノ
イズの進入を抑制するだけでなく、アナログ回路中のイ
ンダクタ素子の性能を向上させる効果ももたらす。
抗基板の使用は、デジタル回路からアナログ回路へのノ
イズの進入を抑制するだけでなく、アナログ回路中のイ
ンダクタ素子の性能を向上させる効果ももたらす。
【００４２】ところで、既に説明したように、このよう
な高抵抗半導体基板では、基板中の酸素濃度が低く、従
来の基板に較べ機械的強度は弱い。例えば、半導体装置
の製造工程、特に高抵抗半導体基板の熱処理時等におい
て、半導体基板はウェハの周縁部の三点で支持ピンによ
り保持されることになるが、この支持ピンの接触点には
局所的な熱的ストレスもしくは機械的ストレスが加わる
ため、図４（ａ）に示すように、ウェハ１３の支持ピン
の接触点Ａ１〜Ａ３近傍に、スリップが生じることがあ
る。
な高抵抗半導体基板では、基板中の酸素濃度が低く、従
来の基板に較べ機械的強度は弱い。例えば、半導体装置
の製造工程、特に高抵抗半導体基板の熱処理時等におい
て、半導体基板はウェハの周縁部の三点で支持ピンによ
り保持されることになるが、この支持ピンの接触点には
局所的な熱的ストレスもしくは機械的ストレスが加わる
ため、図４（ａ）に示すように、ウェハ１３の支持ピン
の接触点Ａ１〜Ａ３近傍に、スリップが生じることがあ
る。
【００４３】そこで、図４（ｂ）に示すように、好まし
くは、支持ピンの接触位置となる外縁部のみを低抵抗領
域１４Ｂとし、その内側に高抵抗領域１４Ａを有する半
導体ウェハ１４を使用する。即ち、支持ピン等により局
所的なストレスがかかる領域のみの酸素濃度を上げてウ
ェハ１４の機械的強度を上げる。こうすることにより、
上述する高抵抗基板の長所を維持したまま、スリップ等
の結晶欠陥の発生を抑制できる。例えば低抵抗領域１４
Ｂは、基板外周端から１ｍｍ幅以上程度の領域とすれば
よい。また、低抵抗領域１４Ｂの酸素濃度は、少なくと
も１×１０１８ａｔｏｍｓ／ｃｍ３ 以上とすることが
望ましい。このような酸素濃度の調整は、例えば酸素イ
オンを基板外縁部のみに選択的にイオン注入することに
よって容易に得ることができる。
くは、支持ピンの接触位置となる外縁部のみを低抵抗領
域１４Ｂとし、その内側に高抵抗領域１４Ａを有する半
導体ウェハ１４を使用する。即ち、支持ピン等により局
所的なストレスがかかる領域のみの酸素濃度を上げてウ
ェハ１４の機械的強度を上げる。こうすることにより、
上述する高抵抗基板の長所を維持したまま、スリップ等
の結晶欠陥の発生を抑制できる。例えば低抵抗領域１４
Ｂは、基板外周端から１ｍｍ幅以上程度の領域とすれば
よい。また、低抵抗領域１４Ｂの酸素濃度は、少なくと
も１×１０１８ａｔｏｍｓ／ｃｍ３ 以上とすることが
望ましい。このような酸素濃度の調整は、例えば酸素イ
オンを基板外縁部のみに選択的にイオン注入することに
よって容易に得ることができる。
【００４４】（第２の実施の形態）第２の実施の形態に
係る半導体装置は、第１の実施の形態に係る構造もしく
はＳＯＩ構造において、深いガードリングを備えたこと
を特徴にする。
係る半導体装置は、第１の実施の形態に係る構造もしく
はＳＯＩ構造において、深いガードリングを備えたこと
を特徴にする。
【００４５】ガードリングは、第１の実施の形態に係る
構造を有する半導体装置において、デジタル回路と第２
ウェルの間であって、第１ウェルの内側領域もしくは第
１ウェルと第２ウェルの間に形成される。
構造を有する半導体装置において、デジタル回路と第２
ウェルの間であって、第１ウェルの内側領域もしくは第
１ウェルと第２ウェルの間に形成される。
【００４６】この構造では、第１ウェルから高抵抗な下
層の基板を介して第２ウェル内のアナログ回路に進入す
るノイズより第１ウェルから第２ウェルへ横方向に漏れ
るノイズの方が主な進入ノイズになるため、この進入経
路の途中に設けたガードリングにより、ノイズは効果的
に吸い上げられ、アナログ回路への進入ノイズを阻止で
きる。
層の基板を介して第２ウェル内のアナログ回路に進入す
るノイズより第１ウェルから第２ウェルへ横方向に漏れ
るノイズの方が主な進入ノイズになるため、この進入経
路の途中に設けたガードリングにより、ノイズは効果的
に吸い上げられ、アナログ回路への進入ノイズを阻止で
きる。
【００４７】なお、ガードリング底部と第１ウェルの底
部との距離（ｔ）を少なくとも０．８μｍ以下としても
よい。第１ウェルの底部とガードリング底部との距離を
短くするような深いガードリングを形成することによ
り、第１ウェルの横方向から漏れるノイズを広い範囲で
捉え、効果的にアナログ回路へのノイズの進入を抑制で
きる。
部との距離（ｔ）を少なくとも０．８μｍ以下としても
よい。第１ウェルの底部とガードリング底部との距離を
短くするような深いガードリングを形成することによ
り、第１ウェルの横方向から漏れるノイズを広い範囲で
捉え、効果的にアナログ回路へのノイズの進入を抑制で
きる。
【００４８】また、ＳＯＩ基板構造において、深いガー
ドリングは効果的である。第１ウェルと第２ウェルの下
層が絶縁層になるので、デジタル回路で発生するノイズ
は、各ウェルの下層を通ってアナログ回路に進入しにく
い。よって、漏れノイズの進入経路は主に横方向に流れ
ることとなるため、この進入経路の途中に設けられるガ
ードリングにより、効果的にノイズの進入を阻止でき
る。また、浅いガードリングではなく、十分に深いガー
ドリングを形成することにより、漏れたノイズを広い範
囲で吸い上げることができるため、アナログ回路へのノ
イズの進入をさらに効果的に阻止することができる。
ドリングは効果的である。第１ウェルと第２ウェルの下
層が絶縁層になるので、デジタル回路で発生するノイズ
は、各ウェルの下層を通ってアナログ回路に進入しにく
い。よって、漏れノイズの進入経路は主に横方向に流れ
ることとなるため、この進入経路の途中に設けられるガ
ードリングにより、効果的にノイズの進入を阻止でき
る。また、浅いガードリングではなく、十分に深いガー
ドリングを形成することにより、漏れたノイズを広い範
囲で吸い上げることができるため、アナログ回路へのノ
イズの進入をさらに効果的に阻止することができる。
【００４９】以下、図面を参照しながら、具体的に第２
の実施の形態について説明する。
の実施の形態について説明する。
【００５０】図５（ａ）〜図５（ｃ）は、第２の実施の
形態にかかる半導体装置構造を示す装置平面図と装置断
面図である。
形態にかかる半導体装置構造を示す装置平面図と装置断
面図である。
【００５１】第２の実施の形態にかかる半導体装置は、
第１の実施の形態にかかる構造にガードリングを付加し
た構造である。即ち、第１の実施の形態にかかる構造に
おいて、ｎウェル２０中のデジタル回路３０の横にアナ
ログ回路６０へのノイズの進入経路を塞ぐように、導電
性のガードリング７０の壁を設けている。
第１の実施の形態にかかる構造にガードリングを付加し
た構造である。即ち、第１の実施の形態にかかる構造に
おいて、ｎウェル２０中のデジタル回路３０の横にアナ
ログ回路６０へのノイズの進入経路を塞ぐように、導電
性のガードリング７０の壁を設けている。
【００５２】従来のガードリングと異なる点は、ガード
リングの深さである。従来のガードリングが、主にソー
ス／ドレイン領域の形成工程と同時に形成されるもので
あったため、ソース／ドレインと同程度の０．２μｍ程
度の深さに止まっていたのに対し、第２の実施の形態で
は、従来より深いガードリングを形成している点であ
る。
リングの深さである。従来のガードリングが、主にソー
ス／ドレイン領域の形成工程と同時に形成されるもので
あったため、ソース／ドレインと同程度の０．２μｍ程
度の深さに止まっていたのに対し、第２の実施の形態で
は、従来より深いガードリングを形成している点であ
る。
【００５３】なお、このガードリング７０は、デジタル
回路で発生するノイズを吸収し、アナログ回路への進入
を抑えるものである。回路の周囲をリング状に囲む構造
は必ずしも必要なく、少なくともデジタル回路とアナロ
グ回路間に壁状に形成されていればよい。
回路で発生するノイズを吸収し、アナログ回路への進入
を抑えるものである。回路の周囲をリング状に囲む構造
は必ずしも必要なく、少なくともデジタル回路とアナロ
グ回路間に壁状に形成されていればよい。
【００５４】図６は、ガードリング７０の底部からｎウ
ェル２０の底部までの距離をｔとし、この距離ｔに対す
るアナログ回路への進入ノイズレベルをシミュレーショ
ンより求めたものである。第１の実施の形態にかかるガ
ードリングを有さない構造と比較し、高いノイズ周波数
である１ＧＨｚに対して、同図に示すように、距離ｔを
１．２μｍ未満とすることで進入ノイズの低減効果が確
認できる。特に距離ｔを０．８μｍ以下とする場合は、
進入ノイズを−１００ｄＢより小さくできることがわか
る。
ェル２０の底部までの距離をｔとし、この距離ｔに対す
るアナログ回路への進入ノイズレベルをシミュレーショ
ンより求めたものである。第１の実施の形態にかかるガ
ードリングを有さない構造と比較し、高いノイズ周波数
である１ＧＨｚに対して、同図に示すように、距離ｔを
１．２μｍ未満とすることで進入ノイズの低減効果が確
認できる。特に距離ｔを０．８μｍ以下とする場合は、
進入ノイズを−１００ｄＢより小さくできることがわか
る。
【００５５】図５（ｄ）は、ＳＯＩ基板構造に同様なガ
ードリングを設けた構造を示すものである。
ードリングを設けた構造を示すものである。
【００５６】図６には、合わせて、ＳＯＩ基板構造に同
様なガードリングを設けた場合の進入ノイズのレベルも
示している。図５（ｄ）において、ガードリング７０の
距離ｔは、Ｎウェル層２０の底部となる絶縁層１０Ａ表
面とガードリング７０底部の距離に相当する。シミュレ
ーション上の進入ノイズレベルは、上述する高抵抗基板
を用いたトリプルウェル構造のものと同一の値を示す。
様なガードリングを設けた場合の進入ノイズのレベルも
示している。図５（ｄ）において、ガードリング７０の
距離ｔは、Ｎウェル層２０の底部となる絶縁層１０Ａ表
面とガードリング７０底部の距離に相当する。シミュレ
ーション上の進入ノイズレベルは、上述する高抵抗基板
を用いたトリプルウェル構造のものと同一の値を示す。
【００５７】半導体基板が高抵抗な場合は、ＳＯＩ基板
を用いた場合と同様に、デジタル回路で発生するノイズ
が、抵抗の高い下層の基板に流れるより抵抗の低いウェ
ル層を流れやすい。基板表面層を流れるノイズは、ガー
ドリングで捉えられる確率が増す結果、ガードリングに
よるノイズの吸い上げがより効果的に機能することとな
る。
を用いた場合と同様に、デジタル回路で発生するノイズ
が、抵抗の高い下層の基板に流れるより抵抗の低いウェ
ル層を流れやすい。基板表面層を流れるノイズは、ガー
ドリングで捉えられる確率が増す結果、ガードリングに
よるノイズの吸い上げがより効果的に機能することとな
る。
【００５８】このように、高抵抗基板を用いた場合もＳ
ＯＩ基板を用いた場合も、ガードリングの深さを深くす
ることでアナログ領域へのノイズの進入を大幅に低減で
きることが分かる。ガードリングが十分深ければ、従来
ガードリングの下を潜ってアナログ領域に抜けていたノ
イズも含めて広い範囲でデジタル回路から発生するノイ
ズを捉えることができるからである。従来のガードリン
グの深さが０．２μｍ程度であるのに対し、例えば、第
２の実施の形態にかかるガードリング７０自身の深さは
約０．７μｍとなる。即ち、このときのｎウエルの深さ
は１．５μｍであるから、ガードリングの深さは、ｎウ
エルの深さの７／１５以上の深さを有することが望まし
いということもできる。
ＯＩ基板を用いた場合も、ガードリングの深さを深くす
ることでアナログ領域へのノイズの進入を大幅に低減で
きることが分かる。ガードリングが十分深ければ、従来
ガードリングの下を潜ってアナログ領域に抜けていたノ
イズも含めて広い範囲でデジタル回路から発生するノイ
ズを捉えることができるからである。従来のガードリン
グの深さが０．２μｍ程度であるのに対し、例えば、第
２の実施の形態にかかるガードリング７０自身の深さは
約０．７μｍとなる。即ち、このときのｎウエルの深さ
は１．５μｍであるから、ガードリングの深さは、ｎウ
エルの深さの７／１５以上の深さを有することが望まし
いということもできる。
【００５９】なお、ガードリング７０の位置は、図５
（ｂ）に示すように、ｎウェル２０の内側とは限らず、
図５（ｃ）に示すように、ｎウェル２０の領域から一部
はみ出していてもかまわない。少なくともアナログ回路
形成領域のｎウェル４０に接しなければ、ｎウェル２０
とｎウェル４０の間にあってもかまわない。
（ｂ）に示すように、ｎウェル２０の内側とは限らず、
図５（ｃ）に示すように、ｎウェル２０の領域から一部
はみ出していてもかまわない。少なくともアナログ回路
形成領域のｎウェル４０に接しなければ、ｎウェル２０
とｎウェル４０の間にあってもかまわない。
【００６０】図７は、第１、第２の実施の形態にかかる
構造をＣＭＯＳ回路に応用した例を示す装置断面図であ
る。同図に示すように、アナログ回路形成領域およびデ
ジタル回路形成領域それぞれに、ＣＭＯＳトランジスタ
を形成している。このため、高抵抗基板１１中に形成さ
れるデジタル回路形成領域のｎウェル２１には、さらに
その内側にｐウェル３１が形成され、ｐウェル３１の表
面層にｎ型のソース／ドレイン領域３３とゲート酸化膜
を介して形成されるゲート電極３２からなるＮＭＯＳト
ランジスタを形成している。また、ｐウェル３１の外側
のｎウェル２１の表面層には、ｐ型のソース／ドレイン
領域３５とゲート酸化膜を介して形成されるゲート電極
３４からなるＰＭＯＳトランジスタを形成している。
構造をＣＭＯＳ回路に応用した例を示す装置断面図であ
る。同図に示すように、アナログ回路形成領域およびデ
ジタル回路形成領域それぞれに、ＣＭＯＳトランジスタ
を形成している。このため、高抵抗基板１１中に形成さ
れるデジタル回路形成領域のｎウェル２１には、さらに
その内側にｐウェル３１が形成され、ｐウェル３１の表
面層にｎ型のソース／ドレイン領域３３とゲート酸化膜
を介して形成されるゲート電極３２からなるＮＭＯＳト
ランジスタを形成している。また、ｐウェル３１の外側
のｎウェル２１の表面層には、ｐ型のソース／ドレイン
領域３５とゲート酸化膜を介して形成されるゲート電極
３４からなるＰＭＯＳトランジスタを形成している。
【００６１】一方、アナログ回路形成領域では、高抵抗
基板１１中にｎウェル４１を形成し、さらにｎウェル４
１中にｐウェル５１を形成し、ｎウェル４１の表面層に
ｐ型のソース／ドレイン領域６３とゲート酸化膜を介し
て形成されるゲート電極６１からなるＰＭＯＳトランジ
スタを形成している。また、ｐウェル５１の表面層には
ｎ型のソース／ドレイン領域６４とゲート酸化膜を介し
て形成されるゲート電極６２からなるＮＭＯＳトランジ
スタを形成している。
基板１１中にｎウェル４１を形成し、さらにｎウェル４
１中にｐウェル５１を形成し、ｎウェル４１の表面層に
ｐ型のソース／ドレイン領域６３とゲート酸化膜を介し
て形成されるゲート電極６１からなるＰＭＯＳトランジ
スタを形成している。また、ｐウェル５１の表面層には
ｎ型のソース／ドレイン領域６４とゲート酸化膜を介し
て形成されるゲート電極６２からなるＮＭＯＳトランジ
スタを形成している。
【００６２】なお、各トランジスタ領域は、通常ＬＯＣ
ＯＳやあるいは同図に示すような素子分離用の埋め込み
酸化膜９１〜９８により形成領域が画定されている。
ＯＳやあるいは同図に示すような素子分離用の埋め込み
酸化膜９１〜９８により形成領域が画定されている。
【００６３】この構造においては、ｎウェル２１内のア
ナログ回路形成領域に近接する位置にガードリング７１
を備える他、ｐウェル３１内のＮＭＯＳの横にガードリ
ング８１を備えている。このように、備えるガードリン
グの数は１つに限らず複数設けることができる。
ナログ回路形成領域に近接する位置にガードリング７１
を備える他、ｐウェル３１内のＮＭＯＳの横にガードリ
ング８１を備えている。このように、備えるガードリン
グの数は１つに限らず複数設けることができる。
【００６４】なお、例えばｎウェル２１、ｎウェル４１
の深さは２．１μｍ、ｐウェル３１およびｐウェル５１
の深さは１．５μｍとする場合、各ウェルでの底部から
各ガードリングの底部までの距離が０．８μｍ以下とな
るように、ガードリング７１の深さは約１．３μｍ以
上、ガードリング８１の深さは０．７μｍ以上とする。
の深さは２．１μｍ、ｐウェル３１およびｐウェル５１
の深さは１．５μｍとする場合、各ウェルでの底部から
各ガードリングの底部までの距離が０．８μｍ以下とな
るように、ガードリング７１の深さは約１．３μｍ以
上、ガードリング８１の深さは０．７μｍ以上とする。
【００６５】（第３の実施の形態）第３の実施の形態
は、ガードリングの構造およびその製造方法に関する。
は、ガードリングの構造およびその製造方法に関する。
【００６６】ガードリングは、溝の内壁に形成された酸
化層と、溝を埋めるように形成された金属層とを有する
ものである。この場合、溝内に埋め込まれた金属は、溝
の内壁に形成された酸化層の存在により、周囲への熱拡
散等を阻止できる。
化層と、溝を埋めるように形成された金属層とを有する
ものである。この場合、溝内に埋め込まれた金属は、溝
の内壁に形成された酸化層の存在により、周囲への熱拡
散等を阻止できる。
【００６７】第２の実施の形態において述べたように、
デジタル回路で発生するノイズを効果的に阻止するため
には、従来より深いガードリングを形成する必要があ
る。従来のように、トランジスタのソース／ドレイン領
域を形成する際に同時にイオン注入法を用いて形成する
製造方法では、ソース／ドレイン領域の深さに合わせる
ため深いガードリングを形成することはできない。
デジタル回路で発生するノイズを効果的に阻止するため
には、従来より深いガードリングを形成する必要があ
る。従来のように、トランジスタのソース／ドレイン領
域を形成する際に同時にイオン注入法を用いて形成する
製造方法では、ソース／ドレイン領域の深さに合わせる
ため深いガードリングを形成することはできない。
【００６８】そこで、深いガードリングを形成するた
め、溝の底部下層に形成された不純物イオンドーピング
領域を有するガードリングであってもよい。このガード
リング構造は、深い注入層を作らなくても実質的に深い
ガードリングを比較的容易に得られるため、プロセス上
のメリットが大きい。
め、溝の底部下層に形成された不純物イオンドーピング
領域を有するガードリングであってもよい。このガード
リング構造は、深い注入層を作らなくても実質的に深い
ガードリングを比較的容易に得られるため、プロセス上
のメリットが大きい。
【００６９】さらに、溝の内壁に金属シリサイド層を形
成すれば、ノイズの吸い上げ効果の高い低抵抗なガード
リングを形成できる。
成すれば、ノイズの吸い上げ効果の高い低抵抗なガード
リングを形成できる。
【００７０】以下、具体的に第３の実施の形態について
説明する。
説明する。
【００７１】図８（ａ）〜図８（ｃ）は、第３の実施の
形態に係るガードリングの構造を示す半導体装置の部分
断面図である。ここでは、便宜的に、デジタル回路形成
領域の高抵抗基板１２とこの中に形成されるｎウェル２
２、そしてこのｎウェル２２中に形成されるガードリン
グのみを図示している。
形態に係るガードリングの構造を示す半導体装置の部分
断面図である。ここでは、便宜的に、デジタル回路形成
領域の高抵抗基板１２とこの中に形成されるｎウェル２
２、そしてこのｎウェル２２中に形成されるガードリン
グのみを図示している。
【００７２】まず、図８（ａ）に示すガードリング７２
は、イオン注入法を用いて高濃度のイオンドーピングを
行って形成したものである。この場合は、ソース／ドレ
イン領域のイオン注入工程とは別個独立に高加速電圧条
件でｐ型もしくはｎ型の不純物イオンを注入し、熱アニ
ールにより活性化させる。例えば、ｎウェル２２には、
同じ導電型の不純物Ｐ（燐）イオンを、ソース／ドレイ
ン領域の形成の際に通常用いる加速電圧の倍の加速電圧
９０ｋｅＶ程度で、ドーズ量４×１０１５ ／ｃｍ２の
条件でイオン注入を行う。
は、イオン注入法を用いて高濃度のイオンドーピングを
行って形成したものである。この場合は、ソース／ドレ
イン領域のイオン注入工程とは別個独立に高加速電圧条
件でｐ型もしくはｎ型の不純物イオンを注入し、熱アニ
ールにより活性化させる。例えば、ｎウェル２２には、
同じ導電型の不純物Ｐ（燐）イオンを、ソース／ドレイ
ン領域の形成の際に通常用いる加速電圧の倍の加速電圧
９０ｋｅＶ程度で、ドーズ量４×１０１５ ／ｃｍ２の
条件でイオン注入を行う。
【００７３】図８（ｂ）に示すガードリング７３は、金
属の埋め込みで構成したものである。この場合は、ま
ず、ＲＩＥ（Reactive Ion Etching）法を用いて、基板
に溝を形成し、溝の内表面を酸化し、酸化膜７４を形成
する。続いてこの溝にＡｌ、Ｃｕ、Ｗ等の金属を埋め込
み、その後ＣＭＰ工程により基板表面の平坦化を行えば
よい。Ａｌのように周囲に拡散し易いメタルを用いる場
合は、溝の内壁の酸化膜７４がメタルの拡散を抑制し、
トランジスタ動作への悪影響を防止できる。なお、埋め
込む金属が拡散しにくいものであれば、酸化膜７４は必
ずしも必要ない。
属の埋め込みで構成したものである。この場合は、ま
ず、ＲＩＥ（Reactive Ion Etching）法を用いて、基板
に溝を形成し、溝の内表面を酸化し、酸化膜７４を形成
する。続いてこの溝にＡｌ、Ｃｕ、Ｗ等の金属を埋め込
み、その後ＣＭＰ工程により基板表面の平坦化を行えば
よい。Ａｌのように周囲に拡散し易いメタルを用いる場
合は、溝の内壁の酸化膜７４がメタルの拡散を抑制し、
トランジスタ動作への悪影響を防止できる。なお、埋め
込む金属が拡散しにくいものであれば、酸化膜７４は必
ずしも必要ない。
【００７４】図８（ｃ）に示すガードリングは、溝を形
成し、溝の底部に対し、イオン注入を行い、イオン注入
領域７５を形成し、さらに溝の内周囲にシリサイド層７
６を形成したものである。
成し、溝の底部に対し、イオン注入を行い、イオン注入
領域７５を形成し、さらに溝の内周囲にシリサイド層７
６を形成したものである。
【００７５】次に、図８（ｃ）に示したガードリングの
製造方法について説明する。この製造方法の特徴は、基
板に溝を形成する工程と、溝の底部に対し、不純物イオ
ンを注入し、イオン注入層を形成する工程とを有するこ
とである。
製造方法について説明する。この製造方法の特徴は、基
板に溝を形成する工程と、溝の底部に対し、不純物イオ
ンを注入し、イオン注入層を形成する工程とを有するこ
とである。
【００７６】溝形状を利用することにより、溝の深さと
イオン注入層の深さを合わせた深さを実質的なガードリ
ングの深さにできる。よって、通常のイオン注入条件で
深いガードリングの形成が可能になる。
イオン注入層の深さを合わせた深さを実質的なガードリ
ングの深さにできる。よって、通常のイオン注入条件で
深いガードリングの形成が可能になる。
【００７７】さらに、溝の内表面に金属膜を形成し、熱
処理を行うことで金属シリサイドを形成すれば、低抵抗
なガードリングを形成することが可能になる。
処理を行うことで金属シリサイドを形成すれば、低抵抗
なガードリングを形成することが可能になる。
【００７８】なお、溝を形成する工程は、素子分離用埋
め込み酸化膜のための溝を形成する工程において、同時
に行ってもよい。ガードリング内の溝の形成をプロセス
上の負担なく行うことができる。
め込み酸化膜のための溝を形成する工程において、同時
に行ってもよい。ガードリング内の溝の形成をプロセス
上の負担なく行うことができる。
【００７９】以下、この製造方法について具体的に説明
する。
する。
【００８０】図９（ａ）〜図９（ｅ）は、図８（ｃ）に
示すガードリングを、素子分離領域の形成工程を利用し
て作製する方法を示す工程図である。即ち、まず図９
（ａ）に示すように、ＲＩＥ法等を用いてｐ型の高抵抗
基板１１０に素子分離層用の溝１２０といっしょにガー
ドリング用溝１２１を形成する。各溝の深さは、例えば
０．３〜０．４μｍである。
示すガードリングを、素子分離領域の形成工程を利用し
て作製する方法を示す工程図である。即ち、まず図９
（ａ）に示すように、ＲＩＥ法等を用いてｐ型の高抵抗
基板１１０に素子分離層用の溝１２０といっしょにガー
ドリング用溝１２１を形成する。各溝の深さは、例えば
０．３〜０．４μｍである。
【００８１】図９（ｂ）に示すように、高抵抗基板１１
０の表面層に形成した溝を埋めるように、基板表面にＳ
ｉＯ２膜１３０を形成する。その後、図９（ｃ）に示す
ように、ＣＭＰ工程により基板表面を平坦化する。
０の表面層に形成した溝を埋めるように、基板表面にＳ
ｉＯ２膜１３０を形成する。その後、図９（ｃ）に示す
ように、ＣＭＰ工程により基板表面を平坦化する。
【００８２】図９（ｄ）に示すように、デジタル回路形
成領域とアナログ回路形成領域に、少なくとも両ウェル
の間隔を０．５μｍ以上開けてｎウェル１５０およびｎ
ウェル１７０を形成する。さらに、各ウェル中にｐウェ
ル１６０およびｐウェル１８０を形成する。この後、ガ
ードリング用に形成した溝１２１内の酸化層をエッチン
グにより除去し、この溝１２１の周囲のレジスト膜１４
０を残したまま、あるいは新たに形成したレジスト膜を
イオン注入マスクとして用いて、溝１２１底部に対し、
例えばＰイオンを４０ｋｅＶの条件でイオン注入を行
う。こうして、図９（ｅ）に示すように、溝１２１の底
部に、イオン注入層２１０を形成する。なお、アニール
処理は、単独でもしくはソース／ドレイン領域形成工程
と一緒に行えばよい。
成領域とアナログ回路形成領域に、少なくとも両ウェル
の間隔を０．５μｍ以上開けてｎウェル１５０およびｎ
ウェル１７０を形成する。さらに、各ウェル中にｐウェ
ル１６０およびｐウェル１８０を形成する。この後、ガ
ードリング用に形成した溝１２１内の酸化層をエッチン
グにより除去し、この溝１２１の周囲のレジスト膜１４
０を残したまま、あるいは新たに形成したレジスト膜を
イオン注入マスクとして用いて、溝１２１底部に対し、
例えばＰイオンを４０ｋｅＶの条件でイオン注入を行
う。こうして、図９（ｅ）に示すように、溝１２１の底
部に、イオン注入層２１０を形成する。なお、アニール
処理は、単独でもしくはソース／ドレイン領域形成工程
と一緒に行えばよい。
【００８３】この後さらに、溝１２１内壁を覆うように
例えばＣｏやＷをスパッタ法等を用いて約１５ｎｍ形成
し、さらに６００℃〜８００℃でアニールを行い、Ｓｉ
基板と接する内壁部分をシリサイド化し、サリサイド層
２２０を形成する。シリサイド化されていないメタル
は、ウェットエッチングでエッチング除去する。このサ
リサイド層２２０は、シート抵抗８Ω／□程度の低抵抗
領域となる。なお、アニールによるシリサイドを省略し
て、溝１２１の内壁を金属層で覆うようにしてもよい。
例えばＣｏやＷをスパッタ法等を用いて約１５ｎｍ形成
し、さらに６００℃〜８００℃でアニールを行い、Ｓｉ
基板と接する内壁部分をシリサイド化し、サリサイド層
２２０を形成する。シリサイド化されていないメタル
は、ウェットエッチングでエッチング除去する。このサ
リサイド層２２０は、シート抵抗８Ω／□程度の低抵抗
領域となる。なお、アニールによるシリサイドを省略し
て、溝１２１の内壁を金属層で覆うようにしてもよい。
【００８４】このように、ガードリングの形成に際し、
まず溝を形成し、溝１２１の底部に対しイオン注入する
方法を用いれば、予め溝の深さを確保できるため、深い
ガードリングを比較的容易に形成できる。例えば、溝の
深さが０．４μｍの場合、イオン注入層そのものの深さ
は０．３μｍに過ぎなくても、ガードリングとしては
０．７μｍの深いものとなる。
まず溝を形成し、溝１２１の底部に対しイオン注入する
方法を用いれば、予め溝の深さを確保できるため、深い
ガードリングを比較的容易に形成できる。例えば、溝の
深さが０．４μｍの場合、イオン注入層そのものの深さ
は０．３μｍに過ぎなくても、ガードリングとしては
０．７μｍの深いものとなる。
【００８５】なお、上述するガードリングの構造および
製造方法は、ＳＯＩ基板に深いガードリングを作製する
場合にもほぼそのまま応用できる。
製造方法は、ＳＯＩ基板に深いガードリングを作製する
場合にもほぼそのまま応用できる。
【００８６】以上、第１から第３の実施の形態に沿っ
て、本発明の半導体装置について説明したが、本発明は
上述する実施の形態に限定されるものではない。例え
ば、アナログ回路およびデジタル回路に形成される素子
はＣＭＯＳトランジスタに限らない。バイポーラトラン
ジスタやその他の種々のデバイスを形成してよい。ま
た、上述した各半導体領域の導電型は、ｐ型とｎ型で反
転させた構造を用いてもよい。
て、本発明の半導体装置について説明したが、本発明は
上述する実施の形態に限定されるものではない。例え
ば、アナログ回路およびデジタル回路に形成される素子
はＣＭＯＳトランジスタに限らない。バイポーラトラン
ジスタやその他の種々のデバイスを形成してよい。ま
た、上述した各半導体領域の導電型は、ｐ型とｎ型で反
転させた構造を用いてもよい。
【００８７】
【発明の効果】上述するように、本発明の第１の特徴を
有する半導体装置によれば、アナログ回路とデジタル回
路が混載する半導体装置構造において、高抵抗の半導体
基板を用いることにより、従来のＳＯＩ基板を用いた場
合とほぼ同等程度にデジタル回路で発生するノイズのア
ナログ回路への進入を阻止できる。よって、高価格のＳ
ＯＩ基板を用いた従来の構造をより低価格な半導体基板
を用いたものに置き換えることが可能になる。
有する半導体装置によれば、アナログ回路とデジタル回
路が混載する半導体装置構造において、高抵抗の半導体
基板を用いることにより、従来のＳＯＩ基板を用いた場
合とほぼ同等程度にデジタル回路で発生するノイズのア
ナログ回路への進入を阻止できる。よって、高価格のＳ
ＯＩ基板を用いた従来の構造をより低価格な半導体基板
を用いたものに置き換えることが可能になる。
【００８８】さらに、第１の特徴を有する半導体装置構
造において深いガードリングを備えることにより、より
高い周波数に対してのアナログ回路へのノイズの進入を
阻止することができる。なお、この深いガードリングの
形成効果は、ＳＯＩ基板に対しても同様に、高周波ノイ
ズの進入阻止効果をもたらす。
造において深いガードリングを備えることにより、より
高い周波数に対してのアナログ回路へのノイズの進入を
阻止することができる。なお、この深いガードリングの
形成効果は、ＳＯＩ基板に対しても同様に、高周波ノイ
ズの進入阻止効果をもたらす。
【００８９】また、本発明の半導体装置の製造方法によ
れば、深いガードリングの作製が比較的容易に可能とな
るため、プロセス上の負担をかけずにデジタル回路から
アナログ回路へのノイズの進入阻止効果の高い半導体装
置を提供できる。
れば、深いガードリングの作製が比較的容易に可能とな
るため、プロセス上の負担をかけずにデジタル回路から
アナログ回路へのノイズの進入阻止効果の高い半導体装
置を提供できる。
【図１】第１の実施の形態にかかる半導体装置の構造を
示す平面図および断面図である。
示す平面図および断面図である。
【図２】第１の実施の形態にかかる半導体装置の構造に
おけるアナログ回路への進入ノイズのレベルを従来構造
と比較したグラフおよびアナログ回路形成領域とデジタ
ル回路形成領域それぞれに形成するウェル間距離ｗと進
入ノイズとの関係を示すグラフである。
おけるアナログ回路への進入ノイズのレベルを従来構造
と比較したグラフおよびアナログ回路形成領域とデジタ
ル回路形成領域それぞれに形成するウェル間距離ｗと進
入ノイズとの関係を示すグラフである。
【図３】第１の実施の形態に係る高抵抗半導体基板に形
成されたインダクタ素子の周波数とＱ値との関係を従来
の半導体基板を使用した場合と比較したグラフである。
成されたインダクタ素子の周波数とＱ値との関係を従来
の半導体基板を使用した場合と比較したグラフである。
【図４】第１の実施の形態に係る高抵抗半導体基板に発
生したスリップの例を示す平面図とこのスリップの発生
を抑制するため、外周縁部に低抵抗領域を形成したウェ
ハを示す平面図である。
生したスリップの例を示す平面図とこのスリップの発生
を抑制するため、外周縁部に低抵抗領域を形成したウェ
ハを示す平面図である。
【図５】第２の実施の形態にかかる各半導体装置の構造
を示す平面図および断面図である。
を示す平面図および断面図である。
【図６】第２の実施の形態にかかる半導体装置の構造に
おけるウェル底部からガードリング底部の距離ｔと進入
ノイズとの関係を示すグラフである。
おけるウェル底部からガードリング底部の距離ｔと進入
ノイズとの関係を示すグラフである。
【図７】第１および第２の実施の形態にかかる半導体装
置の構造を用いたＣＭＯＳ回路の構成例を示す装置断面
図である。
置の構造を用いたＣＭＯＳ回路の構成例を示す装置断面
図である。
【図８】第３の実施の形態にかかる各種ガードリング構
造を示す部分的装置断面図である。
造を示す部分的装置断面図である。
【図９】第３の実施の形態にかかる埋め込み素子分離形
成工程を利用したガードリングの製造方法を示す工程図
である。
成工程を利用したガードリングの製造方法を示す工程図
である。
【図１０】従来の半導体装置の各構造を示す装置断面図
である。
である。
【図１１】従来の半導体装置の各構造に対する進入ノイ
ズの大きさを示すグラフである。
ズの大きさを示すグラフである。
１０、１１、１２ 高抵抗基板 ２０、２１、２２、４０、４１、１５０、１７０ ｎウ
ェル ３０ デジタル回路領域 ３１、５０、５１、１６０、１８０ ｐウェル ６０ アナログ回路領域 ７０ ガードリング ７２ イオン注入領域 ７３ メタル ７４ 酸化膜 ７５ イオン注入領域 ７６ シリサイド層
ェル ３０ デジタル回路領域 ３１、５０、５１、１６０、１８０ ｐウェル ６０ アナログ回路領域 ７０ ガードリング ７２ イオン注入領域 ７３ メタル ７４ 酸化膜 ７５ イオン注入領域 ７６ シリサイド層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8238 Ｈ０１Ｌ 27/06 １０１Ｄ 27/092 27/08 ３２１Ｂ 27/08 ３３１
Claims (15)
- 【請求項１】 デジタル回路とアナログ回路を混載する
半導体装置において、 第１導電型の半導体基板と、 前記半導体基板の表面層にそれぞれ独立に形成された、
第２導電型の第１ウェル及び第２導電型の第２ウェル
と、 前記第１ウェル内の表面層に形成されたデジタル回路
と、 前記第２ウェル内の表面層に形成されたアナログ回路と
を有し、 前記半導体基板が、少なくとも前記第１ウェルの１００
０倍以上の比抵抗を有することを特徴とする半導体装
置。 - 【請求項２】 前記半導体基板は、 ＭＣＺ法、ＣＺ法、ＦＺ法のいずれかを用いて作製され
たものである請求項１に記載の半導体装置。 - 【請求項３】 前記半導体基板は、 固溶酸素量が１×１０１８ａｔｏｍｓ／ｃｍ３以下であ
る請求項１または２に記載の半導体装置。 - 【請求項４】 前記第１ウェルと前記第２ウェルとの間
隔（ｗ）が、少なくとも０．５μｍ以上離れている請求
項１から３のいずれか１項に記載の半導体装置。 - 【請求項５】 さらに、前記第２ウェル内の表面層に第
１導電型の第３ウェルを有し、 前記アナログ回路が、前記第３ウェル内に形成されてい
る請求項１から４のいずれか１項に記載の半導体装置。 - 【請求項６】 さらに、前記デジタル回路と前記第２ウ
ェルとの間であって、前記第１ウェル内もしくは前記第
１ウェルと前記第２ウェルとの間の表面層に形成された
導電性のガードリングを有することを特徴とする請求項
１から５のいずれか１項に記載の半導体装置。 - 【請求項７】 前記ガードリングの底部と前記第１ウェ
ルの底部との基板面に対し直交する方向の距離（ｔ）が
少なくとも０．８μｍ以下であることを特徴とする請求
項６に記載の半導体装置。 - 【請求項８】 デジタル回路とアナログ回路を混載する
半導体装置において、 絶縁層を挟んで上層半導体層と下層半導体層とを有する
基板と、 前記上層半導体層内に、第１導電型の半導体領域を挟ん
でそれぞれ独立に形成された、第２導電型の第１ウェル
及び第２導電型の第２ウェルと、 前記第１ウェル内の表面層に形成されたデジタル回路
と、 前記第２ウェル内の表面層に形成されたアナログ回路
と、 前記デジタル回路と前記第２ウェルとの間の、前記第１
ウェル内、もしくは前記第１ウェルと前記第２ウェルと
の間の表面層に形成された導電性のガードリングとを有
し、 前記ガードリングの底部と前記第１ウェルの底部との基
板面に対し直交する方向の距離（ｔ）が少なくとも０．
８μｍ以下であることを特徴とする半導体装置。 - 【請求項９】 前記ガードリングが、 溝の内壁に形成された酸化層と、 前記酸化層の内側を埋める金属層とを有することを特徴
とする請求項６から８のいずれか１項に記載の半導体装
置。 - 【請求項１０】 前記ガードリングが、 溝の底部の下層に形成された不純物イオンがドーピング
された領域を有することを特徴とする請求項６から請求
項８のいずれか１項に記載の半導体装置。 - 【請求項１１】 前記ガードリングが、 さらに、前記溝の内壁に形成された金属もしくは金属シ
リサイド層を有することを特徴とする請求項１０に記載
の半導体装置。 - 【請求項１２】 請求項６から８のいずれか１項に記載
された半導体装置の製造方法であって、 前記ガードリングの形成のため、 基板の表面層に溝を形成する工程と、 前記溝の内表面を酸化し、酸化層を形成する工程と、 前記酸化層の内側を金属で埋め込む工程とを有すること
を特徴とする半導体装置の製造方法。 - 【請求項１３】 請求項６から８のいずれか１項に記載
された半導体装置の製造方法であって、 前記ガードリングの形成のため、 基板の表面層に溝を形成する工程と、 前記溝の底部に対し、不純物イオンを注入し、不純物イ
オンドーピング領域を形成する工程とを有することを特
徴とする半導体装置の製造方法。 - 【請求項１４】 さらに、前記溝の内表面に、金属膜を
形成し、熱処理を行うことで金属シリサイドを形成する
工程を有することを特徴とする請求項１３に記載の半導
体装置の製造方法。 - 【請求項１５】 前記溝が、 素子分離用埋め込み絶縁膜のための溝と、同時に形成さ
れることを特徴とする請求項１２から１４のいずれか１
項に記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001074789A JP2001345428A (ja) | 2000-03-27 | 2001-03-15 | 半導体装置とその製造方法 |
| US09/818,041 US6459134B2 (en) | 2000-03-27 | 2001-03-27 | Semiconductor devices which have analog and digital circuits integrated on a common substrate |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000087687 | 2000-03-27 | ||
| JP2000-87687 | 2000-03-27 | ||
| JP2001074789A JP2001345428A (ja) | 2000-03-27 | 2001-03-15 | 半導体装置とその製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004239891A Division JP2005064524A (ja) | 2000-03-27 | 2004-08-19 | 半導体ウェハ及び半導体ウェハの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001345428A true JP2001345428A (ja) | 2001-12-14 |
Family
ID=26588515
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001074789A Pending JP2001345428A (ja) | 2000-03-27 | 2001-03-15 | 半導体装置とその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6459134B2 (ja) |
| JP (1) | JP2001345428A (ja) |
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| JP2023027340A (ja) * | 2019-11-08 | 2023-03-01 | 株式会社東芝 | 半導体装置 |
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| CN104659023A (zh) * | 2013-11-19 | 2015-05-27 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
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