JP2008522401A - 表面域の改質方法および電子デバイス - Google Patents
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Abstract
本発明の方法において、第１層を特にアモルファス・シリコンで形成し、トレンチを有する基板の表面に堆積させる。この表面の一部を、保護層で被覆する。第１層をその後基板表面上ではドライエッチング処理によってマスクなしで除去する一方、トレンチ内では第１層が保持される。
Description
本発明はトレンチを有する半導体基板の表面の表面域を改質する方法において、基板の表面上及びトレンチ内に第１層を付加するステップと、第１層に表面改質処理を施して表面を改質するステップとを有する表面域改質方法に関する。本発明は、トレンチ内の表面域を改質するステップを有する電子デバイスの製造方法にも関する。さらに、本発明は、ほぼ平坦な基板表面と、この基板表面に開口部を有し、かつ凹凸のトレンチ面を有するトレンチとを設けた半導体基板を備えた電子デバイスにも関する。
この種の方法およびこの種の装置は、例えば、米国特許第５，５６６，２２２号より知られている。周知の装置における表面改質処理としては、ＨＳＧとも称される半球状シリコン粒を使用する方法がある。この方法において、第１層は半導体材料を含み、それは、具体的にはアモルファスまたは多結晶シリコンである。この方法による処理は実質的に表面を粗くし、その結果、結晶粒の凹凸を有する表面を残す。この処理をするいくつかの方法が知られており、その中には、欧州特許第５４６９７６号に開示されている、多結晶シリコンのエッチング、および、シード層の形成、並びに、アモルファス・シリコン層の結晶粒への変換等がある。後者の変換は、通常熱処理によって行う。
米国特許第６，５６６，２２２号が示すように、ＨＳＧはトレンチの中のみに堆積し、基板の表面は実質的に平面であり、さらなる堆積段階に適していることが好ましい。ＨＳＧプロセスの完了後、周知の方法では、基板表面に対し化学機械研磨（ＣＭＰ）技術を使用する、そして、特にその後、トレンチを完全に充填する。通常、この充填は絶縁材料の層と導電材料の層とを堆積するステップを含み、これらの層は整合的な方法で堆積する。その結果、トレンチは表面を拡大したコンデンサを具える。固有の方法、粒の大きさ次第で、トレンチ表面の拡大係数、およびこれに伴う容量の拡大係数は約２．５倍となる。
周知の方法の不利な点は、表面改質処理の適用前に半導体基板内に構造や特定のゾーンを設けることが出来ない点である。仮にそのような構造を基板上に形成すると、それらはＣＭＰ処理において破壊される。仮にこの種の構造を基板内に設けた場合、それらの構造は半導体材料の第１層を設けることにより損傷し、特に、導電性にするために適切な電荷担体をドープした第１層を形成することによって著しく損傷を受ける。この種の表面構造を保護するために保護層を用いることもできるだろうが、この表面構造はＣＭＰステップで破損する。あるいは、ＣＭＰステップは、保護層の材料と第１層の材料とが異なる結果として、十分な結果につながらないかもしれない。さらにまた、改質した第１層あるいはその上の導電層内に設けた電極への接点を備えることが難しくなるため、保護層を完全な表面上に延在させることができない。そして、最後に、この種の構造および／またはそこに対して必要とされるあらゆる表面ゾーンの形成は、ＨＳＧの形成より高い温度で行う。その結果、処理の順序を、適切な形で逆転させることはできない。
それゆえ、最初の段落で述べた種類の表面域の改質を行う方法を提供することが本発明の第１の目的であり、ここで、基板の表面は改質を行わず、基板表面から表面の改質部を除去するための化学機械研磨も行わない。
次の各ステップを含む方法によってこの目的を達成する。
基板の表面上及びトレンチ内に第１層を付加する。
エッチング処理により基板の表面から第１層を取り除く。そして、
表面改質処理を適用して、トレンチだけに対して表面改質を行う。
次の各ステップを含む方法によってこの目的を達成する。
基板の表面上及びトレンチ内に第１層を付加する。
エッチング処理により基板の表面から第１層を取り除く。そして、
表面改質処理を適用して、トレンチだけに対して表面改質を行う。
本発明における実効性を有するステップは、表面改質処理の適用の前に、第１層を除去することである。その結果、この処理はトレンチのみについて行われる。従って基板表面は処理を施されず、比較的汚染を伴うＣＭＰ処理により除去する必要がない。
プロセスが短くなることは、本願発明のプロセスの利点である。周知の方法においては、第１層を選択的にドーピングすることにより、トレンチのエッジゾーンを形成した。半球上のシリコン粒の成長を低減するかさらに防止するために、そのエッジゾーンを十分にドープしなければならなかった。このステップは、本発明による方法では省略することができる。さらに、充填後に実施する周知の方法のＣＭＰステップでは、相当な層厚の研磨を行う。例えば、改質表面だけでなく、トレンチ内や基板の表面上に堆積したいかなる充填材も除去しなけばならなかった。
本発明による方法の他の利点は、基板内により大きな自由度をもって、さまざまな異なる構造を形成することができることである。
最も好ましい実施態様では、自己整合されるという意味において、マスク無しでエッチング・ステップを実行する。すなわち、トレンチの形状のために、エッチング処理を一様に行うことができ、それでも、トレンチ内の第１層は除去されないか、または、少量のみが除去される。具体的には、例えば反応性イオンエッチングまたはスパッタエッチングのような乾式エッチング技術を使用する。
あるいは、エッチ液を選択的に塗布することで、エッチング処理を行うことができる。それに対する適切な技術にはインクジェット印刷やミクロ接触印刷を含むあらゆる印刷技術を利用できる。この種の印刷技術を、湿式の化学エッチ液とともに最適に用いる。
好ましくは、トレンチ及び第１層の付加の前に、基板の一部を保護層で被覆する。これにより、表面改質処理の適用の前に、特定の基板・ゾーンを保護層の下につくることができる。第１層をｎ型ドーパントによってドーピングする場合には、ｐ型にドープした基板ゾーン及び実質的に荷電担体の無い基板・ゾーンを保護する必要がある。例えば、上述のような表面改質処理に使用する温度に耐える以上の適切な保護層として適しているのは、窒化シリコンまたは酸化シリコンである。
電荷担体の存在しないそのような基板・ゾーンの具体例は、高抵抗性の半導体材料として知られる種類の基板であり、特に、高抵抗性のシリコンである。この半導体材料を、最上位層にアモルファスを有するように処理するか、あるいは、電子ビームを照射する等して、シリコンの固有の構造を改質し、抵抗率を少なくとも５００Ω・ｃｍのオーダまで増加させ、好ましくは１，０００Ω・ｃｍ以上とする。このようにすることにより、基板を、誘導子の支持体として作用するために十分に電気絶縁性になったと考えることができる。
半導体デバイスを製造する方法を提供することは、本発明の第２の目的である。これは、次のステップを有する方法で達成する。
請求の範囲１〜４のいずれか一項に記載の方法によりトレンチ内の表面域を改質し、改質後の表面を導電性とするステップ。
絶縁材料をトレンチ内及び基板表面に堆積させるステップ。
絶縁材料の上に電極材を堆積させるステップ。
基板表面上の絶縁材料および電極材をパターニングして、トレンチの改質した表面域内に規定した第１の電極およびトレンチ内の電極材内に規定した第２の電極への電気接続を設けるステップ。
請求の範囲１〜４のいずれか一項に記載の方法によりトレンチ内の表面域を改質し、改質後の表面を導電性とするステップ。
絶縁材料をトレンチ内及び基板表面に堆積させるステップ。
絶縁材料の上に電極材を堆積させるステップ。
基板表面上の絶縁材料および電極材をパターニングして、トレンチの改質した表面域内に規定した第１の電極およびトレンチ内の電極材内に規定した第２の電極への電気接続を設けるステップ。
特に、この方法を用いれば、拡大したトレンチ面を有するトレンチを提供し、また、基板表面の電極への接点を提供することが可能である。そのようにして、これらの接点は、従来のフォトリトグラフィにより開口させることができ、追加的に複数の処理段階を経た後でも、接触抵抗はあまり高くないか、許容できる程度に抑えられる。
好ましくは、十分な導電率を有するように荷電担体をドープした半導体材料の第１層が使用される。あるいは、追加的な電極層を、改質した表面上に整合的な方法で付加できる。好ましい電極材としては、貴金属、導電性酸化物および導電性窒化物などである。特に、ＴｉＮのような導電性窒化物、ＰｔまたはＡｕのような貴金属は、粘着性、整合的堆積、および厚さの面から満足できる特性を有することがわかっている。
改質した表面に付加する絶縁層、および、任意の導電層は、好ましくは動力学的に規定した形による堆積を可能にする技法を用いて堆積する。特に、低圧ＣＶＤ（ＬＰＣＶＤ）および原子層堆積（ＡＬＤ）は、これに適した技術である。絶縁層は、酸化物もしくは窒化物またはそれらの組合せなどの従来の絶縁材料であっても良いが、代わりに、ハイ−ｋ絶縁体として知られる高い絶縁率を有する絶縁材料であっても良い。この種のハイ−ｋ絶縁体は、例えば、米国特許第６，７８０，７０４号により知られているように凹凸のある表面上に異なる組成物の単分子層を反復付着するなど、特殊な処理を要求する。
さらなる実施態様においては、固体電解質を絶縁材料として使用する。その結果として得られる構造は蓄電池である。本願発明の参考文献でもある、本出願のいまだ公開されていないＰＣＴ特許出願ＷＯ ＩＢ２００４／０５１４８３に記載されているように、固体電解質をトレンチに堆積させて表面積を拡大することができることが分かっている。本発明の技術を使用することによって、蓄電池を適切に提供することができる。
増加した表面域を有するトレンチ構造と、他の基板構造とを有する基板を備えたデバイスを提供することが、本発明の第３の目的である。
この第３の目的は、ほぼ平坦な表面と、基板表面に開口部を有しかつトレンチ表面に凹凸を有するトレンチとを備えた半導体基板を備えたデバイスにより実現され、ここで、さらにこの基板はトレンチに隣接した基板ゾーンを備え、この基板ゾーンの内部または表面に電気素子を形成する。
本発明のデバイスは、高い静電容量密度を有するコンデンサまたは蓄電池の機能を含むとともに、ドーピングを行っていない基板領域を必要とする他の構造も含む。この種の構造の例としては、インダクタ、並びにトランジスタやピンダイオードを含み、これらでは、基板領域は不可欠な部分、即ちチャネルである。１個のデバイス内のこの種の構造の組合せは、しばしば大面積となる機能を局所的に、そして、そのような機能を必要とする先進的半導体デバイスの極めて近くに設けるのに適している。先進的半導体デバイスの品質は高いことが多いため、その半導体デバイスの他の機能や外部との相互接続がデバイス全体の性能を制限する。この機能を提供することで、まず第一に、局所的に相互接続長を減少させる。
さらに、キャパシタンス増加の結果として生じる小型化は、装置の更なる小型化に通じる。一方では、小型化は原価の低減に繋がり、このことにより、このデバイスはディスクリート部品に基づく解決法や積層に基づく解決法に対して非常に高い競争力を有する。他方では、寸法の小型化はパッケージング（封止）の問題を減少させる。寸法の減少により、担体とデバイスとの熱膨張率の差異から生じる応力の絶対値を減少させる。それ故、クラックを発生するという危険を減少させる。本発明には２重の効果があることは明らかである。本発明により作られるコンデンサはより高い密度を有するので、これらはより小さく、および／または、より大容量にすることができる。この種のより大容量のコンデンサがデバイス内に存在するときに、それらは担体の上にある必要はない。それ故、担体上のコンデンサを接続するために従来の技術で必要とされたいかなる相互接続も除外することが可能である。このことも、１つのコンデンサについて少なくとも２個ある接続パッドは相当な大きさであるから、サイズを低減する。
加えて、導電材で充填したスルーホールを備えた基板が特に好ましい。これらのスルーホールによってキャパシタと反対側の底面に外部接続のための導体パッドを設けることが可能となる。それとともに、集積回路、パワー増幅器、フィルタおよび他の装置などの付加的な構成要素を実装するために最上層面を使用することが可能になる。少なくともこれらのスルーホールのいくつかを、熱を散逸するように設計することは特に適切である。
上で述べた内容に沿って、本発明のデバイスを半導体デバイスのアセンブリの一部として使用することは特に好ましい。フリップチップ技術およびワイヤボンディング技術の両方を、この目的のために使用できる。ここで半導体デバイスが本発明の基板内のコンデンサ構造上にあることは除外しない。フリップチップデバイスの場合には、極めて直接的で短い接続を半導体デバイスとコンデンサとの間に形成できるので、このことは有利であることが判明している。ここで、コンデンサ構造はメモリとして機能することができ、また、蓄積コンデンサやフィルタ・コンデンサとしても機能することができる。利用可能な静電容量が大きいことは後者の目的に合い、非常に適していると考えられる。このようなシステムでは、そのデバイス内に静電放電からの保護のための素子を含むことが非常に適切である。この種の構成要素は、通常ダイオードである。この種の保護は、使用中の放電のためのみならず、製造中の放電のためにも必要とされる。この基板内及び基板上に集積できる他の構成要素は、例えばスイッチである。
本発明のこれら及び他の態様を、図面を参照して更に説明をする。
これらの図は、一定の縮尺で描画したものではない。異なる図の等しい参照番号は、類似の要素を参照するものである。これらの図は、単に例示のためのものであり、本発明を制限するものではない。
これらの図は、一定の縮尺で描画したものではない。異なる図の等しい参照番号は、類似の要素を参照するものである。これらの図は、単に例示のためのものであり、本発明を制限するものではない。
図１〜６は、本発明による方法のいくつかの段階を概略的に示した断面図である。図１に示す第１段階において、基板１０は、第１面１１およびその反対側の第２面１２を備えている。基板１０には、基板領域１３，１４が設けられている。本実施例のこれらの領域は、高いオーム抵抗を有し、基板領域１３，１４の抵抗率を増加させるために、電子ビームの照射処理を行っている。高抵抗領域１４を、別々のコンデンサを設けるべき領域の間に形成する。このことは、可能な限りいかなる寄生電流も防止することを目的とする。適切には、これらの領域における基板の抵抗率は、０．５〜３ｋΩ・ｃｍの範囲である。領域１３，１４は、マスク２３，２４によって第１面１１を保護されている。マスク２３，２４として適切なのは、窒化シリコンの層である。基板１０の他の部分の抵抗率は１〜５ｍΩ・ｃｍのオーダである。
図２は、トレンチ１５をエッチングした後、そして、この基板を荷電担体でドーピングして導電性領域１６，１７を電極として規定した後の基板１０を示す。トレンチ１５は、ＳＴＳのＡＳＥ（登録商標）誘導結合プラズマ（ＩＣＰ）反応装置内で室温によるエッチングを行い形成した。代表的エッチング条件は１２〜１６ｍＴｏｒｒの圧力で２０°Ｃのチャック温度であり、約０．６μｍ／分のエッチ速度である。この過程については、トレンチは、丸い底部を有するなめらかな孔壁および９７％以上の孔深さ均一性によって特徴づけられる。直径１．５μｍのマスク開口によるトレンチ１５は、４０μｍまでの深さ、及び１．５〜２μｍの直径をもたらす。他のトレンチは、マスク開口の直径１０μｍにより、２００μｍの深さ、１２μｍの直径がもたらされた。孔深さは、アンダーエッチングのためにマスク開口部より僅かに大きい。ドーピング・ステップにおいては、予め堆積したリン・ケイ酸塩ガラス層からのリン（Ｐ）の内部拡散を使用する。あるいは、フォスフィンを用いた気相ドーピングを使用することができる。その後、ケイ酸塩層を体積百分率１％のＨＦ溶液のウェットエッチングによって取り除く。ここで、マスク２３,２４は、ドーピング・マスクとして使用している。代わりに、別個のマスクを使用することもできる。
図３は、第１層２５を形成後の基板１０を示す。この場合、第１層は１０ｎｍの厚さのアモルファス・シリコンにより成る。第１層２５を３００°Ｃでプラズマ化学気相成長法（ＰＥＣＶＤ）プロセスによりマスクを用いず堆積させ、基板１０の第１面１１上及びトレンチ１５の内面上を被覆する。アモルファス・シリコン層２５は、その位置でドーピングされる。
図４は次のステップ後の基板１０を示し、このステップでは、第１層２５を部分的に取り除いている。これは、マスクなしで行う。この例では、アルゴンイオンプラズマを利用した反応性イオンエッチングを利用する。一般に、物理的エッチングのみに基づくあらゆるプラズマが使用でき、ここにおいて、化学的エッチングは不活性である。ここで、化学エッチングは、プラズマ中の反応性の成分が基板材料との化学反応または溶解反応によって基板をエッチングする任意の種類のエッチングを意味する。化学エッチングは、トレンチの汚染をもたらす。
図５は次のステップ後の基板を示す。このステップで、第１層２５を粒子を有する層３０に変換する。ここで、それ自体が、半球面シリコン成長（hemispherical silicon growth）として知られるプロセスを使用する。このプロセスは、圧力が１３〜１３３Ｐａ（１００〜１０００ｍＴｏｒｒ）の範囲の低圧化学蒸着析出（ＬＰＣＶＤ）により核形成した粒を堆積させることから始める。そして、粒子の成長は実質的に堆積したアモルファス・シリコン層２５の再結晶化である。粒子の拡大係数は１．３と３との間であり、これは粒子の大きさに依存する。
図６は次のステップを示し、トレンチ内に形成した粒状構造に絶縁体３５を、整合的に堆積させる。当業者に知られているように、このステップには原子層堆積（ＡＬＤ）を使用する。別の方法としては、他の化学蒸着析出技術も使用できる。これを、所望の厚さに堆積し、スルーホールの存在を防止し、十分な降伏電圧となるようにする。酸化物、窒化物、および酸化物の積層からなる絶縁体層３５を用いて、良好な結果が得られている。
図７は、さらに多くのステップを実行した後に、結果として得られるデバイス１００を示す。第一に、トレンチ１５を導電材料３６、この場合はドーピングした多結晶シリコンで充填する。この多結晶シリコンは、同様にＬＰＣＶＤプロセスでも堆積させることができる。これにより、導電ゾーン１６を第１電極とし、多結晶シリコン層３６を第２電極として、コンデンサ４５を形成する。多結晶シリコンは第２のコンデンサ４６の上部電極３７を形成するのにも使用し、ここで底部電極としては導電層１７を使用する。トレンチ・コンデンサ４５の第一電極１６は、絶縁層３５を通って延びる接触プラグ２６に接触する。これは、トレンチに隣接した領域に位置する。
加えて、図７では、窒化シリコンのマスク２３，２４を取り除いている。導体パターン４０を基板領域１３に設け、それをインダクタとして機能させる。この導体パターンは、更なる相互接続、結合パッド構造などを含むことができる。
必要に応じて、例えば基板１０の第１側面１１から第２側面１２まで垂直な相互接続を設けるなど、加工処理を継続することができる。適切には、トレンチ１５と同時に設けた、直径のより大きいトレンチを使用することができる。これらのトレンチは、例えば湿式化学エッチングもしくは基板１０の薄型化またはこれらの組合せにより、第２側面１２から開けることができる。
適切には、積層型コンデンサにトレンチ１５を設けることによって、静電容量をさらに増加させることができる。それから、導電層をＬＰＣＶＤ法により絶縁層３５上に整合的に堆積させるが、ＬＰＣＶＤ法またはＡＬＤ法による次の層の堆積において安定しているように選択される。良好な例としては、ＴｉＮが挙げられる。これは、第１ステップのＴｉＣｌ４堆積後、Ａｒによるパージを行い、その後プラズマ（１．３Ｐａ（１０ｍＴｏｒｒ）のＨ２と０．１３Ｐａ（１ｍＴｏｒｒ）のＮ２）を照射する、プラズマ支援ＡＬＤサイクルにより堆積することができる。当業者はこのプロセスへの変形例を想定することができる。
Claims (12)
- 半導体基板のトレンチ内の表面域を改質する方法において、
前記基板の表面上及び前記トレンチ内に第１層を付加するステップと、
前記第１層を前記基板の表面からエッチング処理によって取り除くステップと、
前記トレンチ内のみで表面の改質を実行すべく表面改質処理を施すステップと
を具えていることを特徴とする表面域改質方法。 - 請求項１に記載の方法において、前記エッチング処理をマスク無しで実行することを特徴とする表面域改質方法。
- 請求項２に記載の方法において、前記エッチング処理が乾式エッチング技術であることを特徴とする表面域改質方法。
- 請求項１に記載の方法において、前記トレンチ及び前記第１層を付加する前に、前記基板の一部を保護層で覆うことを特徴とする表面域改質方法。
- 請求項１〜４のいずれか一項に記載の方法により前記トレンチ内の表面域を改質し、前記改質した表面を導電性とするステップと、
前記トレンチ内及び前記基板表面上に絶縁材料を堆積させるステップと、
前記絶縁材料上に電極材を堆積させるステップと、
前記基板表面上の前記絶縁材料および前記電極材をパターニングして、前記トレンチの前記改質した表面域内に規定された第１電極および前記トレンチ内の前記電極材中に規定された第２電極への電気接続を提供するステップと
を具えていることを特徴とする電子デバイス製造方法。 - 請求項５に記載の方法において、前記絶縁材料が固体電解質であり、前記第１電極、前記絶縁材料および前記第２電極の構造が蓄電池を構成することを特徴とする電子デバイス製造方法。
- ほぼ平坦な基板表面と、
前記基板表面内に開口を有し、かつ凹凸のあるトレンチ面を有するトレンチと
が設けられた半導体基板を具えた電子デバイスにおいて、
さらに、前記基板に、前記トレンチに隣接した基板ゾーンが設けられ、この基板ゾーン内及び／またはこの基板上に電気素子が規定されていることを特徴とする電子デバイス。 - 請求項７に記載の電子デバイスにおいて、前記トレンチ面の前記凹凸形状が、半球状に成長させた半導体材料によって構成されることを特徴とする電子デバイス。
- 請求項７に記載の電子デバイスにおいて、前記基板ゾーンに荷電担体が実質的に存在しないことを特徴とする電子デバイス。
- 請求項９に記載の電子デバイスにおいて、前記電気素子がインダクタであることを特徴とする電子デバイス。
- 請求項９に記載の電子デバイスにおいて、前記電気素子が半導体素子であり、前記基板ゾーンが、前記半導体素子におけるチャネルまたは絶縁ゾーンとして作用することを特徴とする電子デバイス。
- 請求項７〜１１のいずれか一項に記載の電子デバイス、及びこの電子デバイスに組み付けられた半導体素子を具えていることを特徴とするアセンブリ。
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017130669A (ja) * | 2017-02-27 | 2017-07-27 | インテル コーポレイション | エネルギー貯蔵デバイスのエネルギー密度及び達成可能な電力出力を増やす方法 |
| US10777366B2 (en) | 2011-09-30 | 2020-09-15 | Intel Corporation | Method of increasing an energy density and an achievable power output of an energy storage device |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102164845A (zh) | 2008-09-30 | 2011-08-24 | Nxp股份有限公司 | 鲁棒高宽比半导体器件 |
| WO2010049852A1 (en) | 2008-10-30 | 2010-05-06 | Nxp B.V. | Through-substrate via and redistribution layer with metal paste |
| WO2012002136A1 (en) | 2010-06-30 | 2012-01-05 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of power storage device |
| US10559859B2 (en) | 2013-09-26 | 2020-02-11 | Infineon Technologies Ag | Integrated circuit structure and a battery structure |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0878639A (ja) * | 1994-09-06 | 1996-03-22 | Mitsubishi Electric Corp | 半導体記憶装置およびその製造方法 |
| JPH10284130A (ja) * | 1997-04-04 | 1998-10-23 | Nec Corp | 半導体基板搭載型二次電池 |
| JP2001345428A (ja) * | 2000-03-27 | 2001-12-14 | Toshiba Corp | 半導体装置とその製造方法 |
| US6455369B1 (en) * | 2000-08-18 | 2002-09-24 | Infineon Technologies Ag | Method for fabricating a trench capacitor |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US63297A (en) * | 1867-03-26 | Joshua c | ||
| US72171A (en) * | 1867-12-17 | Robert creuzbaur | ||
| US5191509A (en) * | 1991-12-11 | 1993-03-02 | International Business Machines Corporation | Textured polysilicon stacked trench capacitor |
| US5893735A (en) * | 1996-02-22 | 1999-04-13 | Siemens Aktiengesellschaft | Three-dimensional device layout with sub-groundrule features |
| US6025225A (en) * | 1998-01-22 | 2000-02-15 | Micron Technology, Inc. | Circuits with a trench capacitor having micro-roughened semiconductor surfaces and methods for forming the same |
| US6177696B1 (en) * | 1998-08-13 | 2001-01-23 | International Business Machines Corporation | Integration scheme enhancing deep trench capacitance in semiconductor integrated circuit devices |
| US6197450B1 (en) * | 1998-10-22 | 2001-03-06 | Ramot University Authority For Applied Research & Industrial Development Ltd. | Micro electrochemical energy storage cells |
| US6326277B1 (en) | 1999-08-30 | 2001-12-04 | Micron Technology, Inc. | Methods of forming recessed hemispherical grain silicon capacitor structures |
| US6159874A (en) * | 1999-10-27 | 2000-12-12 | Infineon Technologies North America Corp. | Method of forming a hemispherical grained capacitor |
| US6780704B1 (en) | 1999-12-03 | 2004-08-24 | Asm International Nv | Conformal thin films over textured capacitor electrodes |
| DE10038378A1 (de) * | 2000-08-07 | 2002-02-28 | Infineon Technologies Ag | Verfahren zur Herstellung von Kondensatorelektroden |
| US6440845B1 (en) * | 2000-10-05 | 2002-08-27 | United Microelectronics Corp. | Method of fabricating interconnect of capacitor |
| US6503793B1 (en) | 2001-08-10 | 2003-01-07 | Agere Systems Inc. | Method for concurrently forming an ESD protection device and a shallow trench isolation region |
| DE10227492B4 (de) * | 2002-06-19 | 2006-03-09 | Infineon Technologies Ag | Verfahren zur Herstellung eines Deep-Trench-Kondensators für dynamische Speicherzellen |
| JP3711343B2 (ja) * | 2002-06-26 | 2005-11-02 | 株式会社トッパンＮｅｃサーキットソリューションズ | 印刷配線板及びその製造方法並びに半導体装置 |
| US6936512B2 (en) * | 2002-09-27 | 2005-08-30 | International Business Machines Corporation | Semiconductor method and structure for simultaneously forming a trench capacitor dielectric and trench sidewall device dielectric |
| US7101768B2 (en) * | 2002-09-27 | 2006-09-05 | International Business Machines Corporation | Self-aligned selective hemispherical grain deposition process and structure for enhanced capacitance trench capacitor |
| DE602004006883T2 (de) | 2003-09-15 | 2008-02-14 | Koninklijke Philips Electronics N.V. | Elektrochemische energiequelle, elektronische einrichtung und verfahren zur herstellung der energiequelle |
-
2005
- 2005-11-25 US US11/720,322 patent/US20090302419A1/en not_active Abandoned
- 2005-11-25 WO PCT/IB2005/053905 patent/WO2006056959A1/en active Application Filing
- 2005-11-25 JP JP2007542482A patent/JP2008522401A/ja active Pending
- 2005-11-25 EP EP05819049A patent/EP1820209A1/en not_active Withdrawn
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0878639A (ja) * | 1994-09-06 | 1996-03-22 | Mitsubishi Electric Corp | 半導体記憶装置およびその製造方法 |
| JPH10284130A (ja) * | 1997-04-04 | 1998-10-23 | Nec Corp | 半導体基板搭載型二次電池 |
| JP2001345428A (ja) * | 2000-03-27 | 2001-12-14 | Toshiba Corp | 半導体装置とその製造方法 |
| US6455369B1 (en) * | 2000-08-18 | 2002-09-24 | Infineon Technologies Ag | Method for fabricating a trench capacitor |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10777366B2 (en) | 2011-09-30 | 2020-09-15 | Intel Corporation | Method of increasing an energy density and an achievable power output of an energy storage device |
| JP2017130669A (ja) * | 2017-02-27 | 2017-07-27 | インテル コーポレイション | エネルギー貯蔵デバイスのエネルギー密度及び達成可能な電力出力を増やす方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20090302419A1 (en) | 2009-12-10 |
| WO2006056959A1 (en) | 2006-06-01 |
| EP1820209A1 (en) | 2007-08-22 |
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