KR20090074531A - 반도체 소자의 캐패시터 형성방법 - Google Patents

Abstract

본 발명은 캐패시터 하부전극의 리닝(leaning) 현상을 방지하기 위한 반도체 소자의 캐패시터 형성방법을 제공하기 위한 것으로, 이를 위해 본 발명은 기판상에 절연막과 질소를 함유하는 비정질 실리콘막을 순차적으로 형성하는 단계와, 질소를 함유하는 비정질 실리콘막과 절연막에 홀들을 형성하는 단계와, 홀들 내부 표면에 하부전극들을 형성하는 단계와, 이웃하는 하부전극들 사이에 섬 형태로 남도록 질소를 함유하는 비정질 실리콘막을 패터닝하는 단계와, 절연막을 제거하는 단계와, 질소를 함유하는 비정질 실리콘막을 제거하는 단계를 포함하는 반도체 소자의 캐패시터 형성방법을 제공한다.

캐패시터, 하부전극, 리닝 현상, 질소를 함유하는 비정질 실리콘막

Description

반도체 소자의 캐패시터 형성방법{METHOD FOR FORMING CAPACITOR OF SEMICONDUCTOR DEVICE}

본 발명은 반도체 기술에 관한 것으로, 특히, 반도체 소자의 캐패시터 형성방법에 관한 것이다.

최근, 반도체 소자가 고집적화됨에 따라 셀 크기가 감소되어 충분한 정전용량을 갖는 캐패시터를 형성하기가 어려워지고 있으며, 특히 하나의 모스 트랜지스터(MOS transistor)와 하나의 캐패시터(capacitor)로 단위 셀이 구성되는 디램(DRAM) 소자는 칩(chip)에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게 하면서, 면적을 줄이는 것이 고집적화에 중요한 요인이 되고 있다.

주지된 바와 같이, 캐패시터는 하부전극, 상부전극 및 이들 사이에 개재되는 유전체막으로 구성되며, 캐패시터의 정전용량(

)은 하기의 수학식 1과 같이 정의된다.

여기서,

은 유전체막의 유전율,

는 전극의 유효 표면적,

는 전극간 거리를 각각 나타낸 것이다.

따라서, 캐패시터의 정전용량을 늘리기 위해서는 유전체막을 고유전율을 갖는 물질로 형성하거나, 유전체막의 두께를 줄이거나, 전극의 표면적을 넓혀야 한다.

이 중에서 유전체막을 고유전율을 갖는 물질로 형성하는 방안은, 캐패시터의 정전용량을 증가시킬 수는 있지만 유전체막의 유전율이 증가될수록 에너지 밴드 갭(energy band gap)이 작아져 누설전류 특성이 나빠지는 문제로 인하여 한계를 보이고 있다.

그리고, 전극간 거리를 최소화하기 위해 유전체막의 두께를 줄이는 방안은, 유전체막의 두께가 감소함에 따라 누설전류가 증가하는 문제 때문에 역시 그 한계에 직면하고 있다.

마지막으로, 콘케이브(concave) 구조, 실린더(cylinder) 구조 등과 같이 캐패시터의 전극을 3차원 형태로 만들어 제한된 면적에서 전극의 유효 표면적을 증가시키는 방안을 고려할 수 있다.

콘케이브 구조는 절연막에 캐패시터의 전극이 형성될 홀을 만들고, 홀의 내 부 표면에 캐패시터의 하부전극을 형성하고, 그 상부에 유전체막과 상부전극을 형성하는 형태이다. 그러나, 반도체 소자가 점점 고집적화되면서 콘케이브 구조도 제한된 면적 내에서 충분한 정전용량을 확보하기 힘들게 되어, 보다 큰 표면적을 제공할 수 있는 실린더 구조가 제안되었다.

실린더 구조는 절연막에 캐패시터의 전극이 형성될 홀을 만들고, 그 홀의 내부에 캐패시터의 하부전극을 형성한 다음, 거푸집으로 사용된 절연막을 제거하고 하부전극의 표면을 따라 유전체막과 상부전극을 차례로 적층하는 형태이다. 따라서, 실린더 구조는 하부전극의 안쪽과 바깥쪽 표면 모두를 캐패시터의 유효 표면적으로 사용할 수 있어, 콘케이브 구조보다 제한된 면적에서 보다 큰 정전용량을 갖는 캐패시터를 형성할 수 있다.

실린더 구조의 캐패시터에서 정전용량을 늘리기 위해서는 하부전극의 높이를 증가시켜야 한다. 그러나, 하부전극의 높이를 증가시키면 하부전극 사이 또는 실린더 형태의 하부전극 내부의 절연막을 제거하는 과정에서 하부전극이 쓰러져 이웃하는 하부전극들과 붙어버리는 리닝(leaning) 현상이 유발되어 소자의 특성 및 신뢰성이 저하되게 된다.

하부전극 리닝 현상을 방지하기 위해서는 하부전극의 높이를 낮추어야 하나, 하부전극의 높이가 낮아지면 캐패시터 정전용량이 감소되므로 소자의 집적도를 향상시키기 어렵게 된다.

도 1은 종래 기술의 문제점을 나타내는 사진으로, A 부분에 나타난 바와 같이 하부전극들이 서로 붙어버리는 리닝 현상이 발생되었음을 확인할 수 있다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 캐패시터 하부전극의 리닝 현상을 방지할 수 있는 반도체 소자의 캐패시터 형성방법을 제공하는데 그 목적이 있다.

상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 기판상에 절연막과 질소를 함유하는 비정질 실리콘막을 순차적으로 형성하는 단계와, 상기 질소를 함유하는 비정질 실리콘막과 상기 절연막에 홀들을 형성하는 단계와, 상기 홀들 내부 표면에 하부전극들을 형성하는 단계와, 상기 이웃하는 하부전극들 사이에 섬 형태로 남도록 상기 질소를 함유하는 비정질 실리콘막을 패터닝하는 단계와, 상기 절연막을 제거하는 단계와, 상기 질소를 함유하는 비정질 실리콘막을 제거하는 단계를 포함하는 반도체 소자의 캐패시터 형성방법을 제공한다.

본 발명에 의하면, 다음과 같은 효과가 있다.

첫째, 하부전극들 사이에 남겨지는 질소를 함유하는 비정질 실리콘막이 지지대 역할을 하여 후속 공정시 하부전극의 쓰러짐을 방지할 수 있다. 따라서, 하부전극이 쓰러져 이웃하는 하부전극들과 붙어버리는 리닝(leaning) 현상이 방지되므로 소자의 특성 및 신뢰성을 향상시킬 수 있다.

둘째, 하부전극 리닝 현상을 방지할 수 있으므로 하부전극 리닝 현상으로 인한 한계를 극복하고 하부전극의 높이를 증가시키어 소자의 집적도를 향상시킬 수 있다.

둘째, 보호막을 산화막 에천트에 대한 손실이 적은 질소를 함유하는 비정질 실리콘막으로 형성하여, 후속 공정시 보호막의 손실이 적다. 따라서, 보호막의 두께를 줄일 수 있어 막 자체내 스트레스 및 식각 부담을 줄일 수 있다.

셋째, 보호막을 막 자체내 스트레스가 낮은 질소를 함유하는 비정질 실리콘막으로 형성하여 후속 공정시 보호막과 하부전극 계면에서 크랙 발생을 방지할 수 있다. 따라서, 크랙으로 인한 캐패시터 누설 전류, 브레이크다운 전압 저하 등의 불량을 방지할 수 있다.

넷째, 보호막을 우수한 유전 특성을 갖는 질소를 함유하는 비정질 실리콘막으로 형성하여 누설 전류를 억제시킬 수 있다. 따라서, 누설 전류로 인한 분포 폐일 및 듀얼 비트 폐일을 방지할 수 있다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다 른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.

실시예

도 2는 본 발명의 실시예에 따른 캐패시터의 평면도이고, 도 3 내지 도 9는 본 발명의 실시예에 따른 캐패시터 형성방법을 설명하기 위한 공정 단면도들이다. 도 3 내지 도 9에서 좌측은 도 2의 A-A'선에 따른 공정 단면도이고, 우측은 도 2의 B-B'선에 따른 공정 단면도이다.

도 3에 도시된 비와 같이, 트랜지스터(미도시) 및 비트라인(미도시)과 같은 하부 구조물이 형성된 기판(10)상에 층간절연막(11)을 형성하고, 층간절연막(11) 상부에 형성될 캐패시터 하부전극을 하부 구조물과 전기적으로 연결시키기 위하여 층간절연막(11)에 콘택 플러그(12)를 형성한다.

그 다음, 전체 구조물상에 식각정지막(13)과 절연막(14)을 순차적으로 형성하고, 절연막(14)상에 질소를 함유하는 비정질 실리콘막을 이용하여 보호막(15)을 형성한다.

식각정지막(13)은 질화막으로 형성할 수 있고, 절연막(14)은 캐패시터 하부전극 형성시 거푸집 역할을 하는 것으로 산화막으로 형성할 수 있다. 예를 들어, PSG,(Prosphorus Silicate Glass), BPSG(Boron Phosphorus Silicate Glass), PE- TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), O₃ USG(Undoped Silicate Glass), HDP(High Density Plasma)의 단일막 또는 다층막 구조로 형성할 수 있다.

보호막(15)은 후속 절연막(14) 제거 공정(도 9 참조)시 캐패시터 하부전극의 쓰러짐을 방지하기 위한 지지대로 사용하기 위한 것으로, (SiH₃)₃N(TRi-Silyl-Amine, TSA)를 소오스 가스로 하여, 600℃ 이하의 온도, 바람직하게, 500 내지 600℃의 온도에서 형성한다. 보호막(15)에 함유된 질소의 함량은 3 내지 40%, 바람직하게 20 내지 30%가 되도록 한다.

TSA의 단일 소오스를 이용하여 보호막(15)을 형성하면, 파티클(particle) 발생을 억제시킬 수 있는 장점이 있다. 한편, 질소 함량을 컨트롤하기 위해서 소오스 가스로 TSA 외에 SiH₄, Si₂H₆ 중 어느 하나 이상을 더 사용할 수도 있다.

질소를 함유하는 비정질 실리콘막은, 실리콘질화막(SiN)에 비해 산화막 에천트(etchant)에 대한 손실(loss)이 적을 뿐만 아니라, 실리콘 원자와 원자 사이에 질소가 국부적으로 결합된 구조를 갖아 실리콘막(Si)에 비해 우수한 유전 특성을 갖는다. 그리고, 막 자체내의 스트레스는 실리콘막이 갖는 스트레스와 유사하며 질화막이 갖는 스트레스(10E10dyne/cc 이상)에 비해서 월등히 낮은 특징을 갖는다.

즉, 질소를 함유하는 비정질 실리콘막으로 이루어진 보호막(15)은 실리콘질화막에 비하여, 산화막 에천트를 사용하는 후속 공정(도 4, 도 8, 도 9 참조)에서 손실되는 두께가 적다. 따라서, 보호막(15)의 두께를 낮추는 것이 가능하여 막 자체내의 스트레스를 줄일 수 있고 식각 부담을 줄일 수 있다.

그리고, 질소를 함유하는 비정질 실리콘막으로 이루어진 보호막(15)은 실리콘질화막에 비하여 막 자체내 스트레스가 낮다. 따라서, 후속 공정시 보호막(15)과 하부전극과의 계면에서 크랙 발생이 억제되어 크랙으로 인해 유발되는 누설 전류, 브레이크다운 전압 저하 등의 문제를 방지할 수 있다.

또한, 질소를 함유하는 비정질 실리콘막으로 이루어진 보호막(15)은 실리콘막에 비해 우수한 유전 특성을 갖는다. 따라서, 캐패시터간 누설 전류를 억제시킬 수 있다.

이어서, 도 4에 도시된 바와 같이, 보호막(15)상에 비정질 카본막 등을 이용하여 하드마스크막(미도시)을 형성하고, 사진 식각 공정으로 하드마스크막을 패터닝한 다음, 패터닝된 하드마스크막을 마스크로 보호막(15)과 절연막(14)과 식각정지막(13)을 선택적으로 식각하여 하부의 콘택 플러그(12)를 노출하는 홀(16)을 형성한다.

이어서, 도 5에 도시된 바와 같이, 홀(16)을 포함한 전면에 하부전극용 도전막(17)을 형성한다.

하부전극용 도전막(17)은 TiN, W, WN, Ru, Si의 단일막 또는 그 복합막로 형성할 수 있다.

한편, 도시하지는 않았지만, 콘택 플러그(12)와 하부전극간 오믹 콘택(ohmic contact)을 형성하기 위하여 하부전극용 도전막(17)을 형성하기 전에 Ti막을 증착하고 어닐 공정을 진행하여 콘택 플러그(12)의 표면에 티타늄 실리사이드막(TiSi_x) 을 형성할 수도 있다.

이어서, 도 6에 도시된 바와 같이, 화학적기계적 연마(Chemical Mechanical Polishing, CMP)나 에치백(etch back) 공정을 실시하여 보호막(15) 상부에 형성된 하부전극용 도전막(17)을 제거한다. 이로써, 하부전극용 도전막(17)이 분리되면서 홀(16) 내부 표면에만 잔류되어, 하부전극용 도전막(17)으로 이루어진 캐패시터 하부전극(17A)이 형성된다.

이어서, 도 7에 도시된 바와 같이, 홀(16)을 포함한 전면에 희생막(18)을 형성하고, 희생막(18)상에 포토레지스트를 도포하고 노광 및 현상 공정으로 포토레지스트를 패터닝하여 이웃하는 하부전극(17A)들 사이를 국부적인 섬 형태로 덮는 포토레지스트 패턴(PR)을 형성한다. 희생막(18)은 산화막으로 형성할 수 있다.

이어서, 도 8에 도시된 바와 같이, 포토레지스트 패턴(PR)을 마스크로 희생막(18)과 보호막(15)을 식각한다.

보호막(15) 식각이 완료되면 포토레지스트 패턴(PR)을 제거하고, 포토레지스트 패턴(PR)의 제거로 노출되는 부위와 홀(16) 내부에 남아있는 희생막(18)을 제거한다. 이로써, 이웃하는 하부전극(17A)들 사이에 섬 형태로 남겨진 보호막(15)이 노출된다.

이어서, 도 9에 도시된 바와 같이, 딥 아웃(dip out) 공정으로 절연막(14)을 제거하여 하부전극(17A)의 바깥면을 노출시킨다.

이때, 보호막(15)은 제거되지 않고 하부전극(17A)들 외측 상측면에 남겨져 하부전극(17A)의 쓰러짐을 막는 지지대 역할을 한다.

이후, 도시하지 않았지만, 보호막(15)을 제거하고 하부전극(17A)상에 유전체막과 상부전극을 순차적으로 형성한다.

유전체막은 Al₂O₃, HfO₂, ZrO₂, TiO₂, Ta₂O₅, BST, PZT의 단일막 또는 적층막으로 형성할 수 있고, 상부전극은 TiN, WN, W, Ru, 실리콘의 단일막 또는 적층막으로 형성할 수 있다.

본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

도 1은 종래 기술의 문제점을 나타내는 사진.

도 2는 본 발명의 실시예에 따른 캐패시터의 평면도.

도 3 내지 도 9는 본 발명의 실시예에 따른 캐패시터 형성방법을 설명하기 위한 공정 단면도들.

〈도면의 주요 부분에 대한 부호의 설명〉

10 : 기판

11 : 층간절연막

12 : 콘택 플러그

13 : 식각정지막

14 : 절연막

15 : 보호막

16 : 홀

17A : 하부전극

18 : 희생막

PR : 포토레지스트 패턴

Claims (8)

1. 기판상에 절연막과 질소를 함유하는 비정질 실리콘막을 순차적으로 형성하는 단계;

   상기 질소를 함유하는 비정질 실리콘막과 상기 절연막에 홀들을 형성하는 단계;

   상기 홀들 내부 표면에 하부전극들을 형성하는 단계;

   상기 이웃하는 하부전극들 사이에 섬 형태로 남도록 상기 질소를 함유하는 비정질 실리콘막을 패터닝하는 단계;

   상기 절연막을 제거하는 단계;

   상기 질소를 함유하는 비정질 실리콘막을 제거하는 단계

   를 포함하는 반도체 소자의 캐패시터 형성방법.
2. 제 1항에 있어서,

   상기 질소를 함유하는 비정질 실리콘막 형성시 온도를 500 내지 600℃ 범위로 사용하는 반도체 소자의 캐패시터 형성방법.
3. 제 1항에 있어서,

   상기 질소를 함유하는 비정질 실리콘막 형성시 소오스 가스로 (SiH₃)₃N를 사용하는 반도체 소자의 캐패시터 형성방법.
4. 제 3항에 있어서,

   상기 소오스 가스로 SiH₄, Si₂H₆ 중 한 가지 이상을 더 사용하는 반도체 소자의 캐패시터 형성방법.
5. 제 1항에 있어서,

   상기 질소를 함유하는 비정질 실리콘막에 함유된 질소의 함량을 3 내지 40%의 범위로 사용하는 반도체 소자의 캐패시터 형성방법.
6. 제 1항에 있어서,

   상기 질소를 함유하는 비정질 실리콘막을 패터닝하는 단계는,

   상기 홀들을 포함한 전면에 희생막을 형성하는 단계;

   상기 희생막상에 상기 이웃하는 하부전극들 사이를 국부적인 섬 형태로 덮는 포토레지스트 패턴을 형성하는 단계;

   상기 포토레지스트 패턴을 마스크로 상기 희생막과 상기 질소를 함유하는 비정질 실리콘막을 식각하는 단계;

   상기 포토레지스트 패턴을 제거하는 단계;

   상기 포토레지스트 패턴의 제거로 노출되는 부분과 상기 홀들 내부에 남아있는 상기 희생막을 제거하는 단계

   를 포함하는 반도체 소자의 캐패시터 형성방법.
7. 제 6항에 있어서,

   상기 희생막을 산화막으로 형성하는 반도체 소자의 캐패시터 형성방법.
8. 제 1항에 있어서,

   상기 질소를 함유하는 비정질 실리콘막을 제거하는 단계 이후에,

   상기 전체 구조물상에 유전체막과 상부전극을 순차적으로 형성하는 단계

   를 더 포함하는 반도체 소자의 캐패시터 형성방법.

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