JP2012124207A - 半導体装置 - Google Patents

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浩司 白井
Yasushi Fukai
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Abstract

【課題】同一基板上に混載された他の素子の誤動作を抑制できる半導体装置を提供する。
【解決手段】半導体装置は、ｐ形半導体層１２と、ｎ形のソース領域１３と、絶縁体２３と、ｎ形半導体領域２０と、ｎ形のドレイン領域１４と、ｐ形のチャネル領域１２ａと、ゲート絶縁膜１５と、ゲート電極１６と、ソース電極１８と、ドレイン電極１９と、電極２１とを備える。前記絶縁体は、前記ｐ形半導体層の表面から前記ｐ形半導体層の厚み方向に延びて形成されたトレンチｔ１内に設けられている。前記ｎ形半導体領域は、前記ドレイン領域と前記絶縁体との間の前記ｐ形半導体層の表面に設けられる。前記電極は、前記ｎ形半導体領域に接続される。
【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。
例えばバイポーラトランジスタなどとともにｐ形半導体基板上に混載されたｎ形ＭＯＳ（Metal-Oxide-Semiconductor）トランジスタのドレイン電極を出力端子とする集積回路において、例えばコイルなどの誘導性負荷を制御する場合、誘導性負荷からの逆起電力により、出力端子（ドレイン電極）に負電位が与えられる。
その結果、ｎ形ＭＯＳトランジスタのｎ形ドレイン領域と、ｐ形半導体基板とのｐｎ接合が順方向にバイアスされ、出力素子（ｎ形ＭＯＳトランジスタ）の隣もしくは近くに混載された他の素子のｎ形半導体領域をコレクタ、ｐ形半導体基板をベース、ｎ形ＭＯＳトランジスタのｎ形ドレイン領域をエミッタとした寄生ｎｐｎバイポーラトランジスタが動作する。これにより、他の素子は、正常な動作を阻害され、回路が誤動作するという懸念がある。
従来、それを抑制するために、出力素子と他の素子との離間距離を大きくする対策がとられているが、これは集積回路のサイズ（ダイサイズ）の増大をまねく。
特開２００７−２８７７９８号公報
同一基板上に混載された他の素子の誤動作を抑制できる半導体装置を提供する。
実施形態によれば、半導体装置は、ｐ形半導体層と、ｎ形のソース領域と、絶縁体と、ｎ形半導体領域と、ｎ形のドレイン領域と、ｐ形のチャネル領域と、ゲート絶縁膜と、ゲート電極と、ソース電極と、ドレイン電極と、電極と、を備えている。
前記ソース領域は、前記ｐ形半導体層の表面に設けられている。
前記絶縁体は、前記ｐ形半導体層の表面から前記ｐ形半導体層の厚み方向に延びて形成されたトレンチ内に設けられている。
前記ｎ形半導体領域は、前記ソース領域と前記絶縁体との間の前記ｐ形半導体層の表面に設けられている。
前記ドレイン領域は、前記ソース領域と前記ｎ形半導体領域との間の前記ｐ形半導体層の表面に設けられ、前記ソース領域及び前記ｎ形半導体領域に対して離間している。
前記チャネル領域は、前記ソース領域と前記ドレイン領域との間の前記ｐ形半導体層の表面に設けられ、前記ソース領域及び前記ドレイン領域に対して隣接している。
前記ゲート絶縁膜は、前記チャネル領域上に設けられている。
前記ゲート電極は、前記ゲート絶縁膜上に設けられている。
前記ソース電極は、前記ソース領域に接続されている。
前記ドレイン電極は、前記ドレイン領域に接続されている。
前記電極は、前記ｎ形半導体領域に接続されている。
（ａ）は第１実施形態の半導体装置の模式断面図であり、（ｂ）は第２実施形態の半導体装置の模式断面図。 （ａ）は第３実施形態の半導体装置の模式断面図であり、（ｂ）は第４実施形態の半導体装置の模式断面図。 （ａ）は第５実施形態の半導体装置の模式断面図であり、（ｂ）は第６実施形態の半導体装置の模式断面図。 （ａ）は第７実施形態の半導体装置の模式断面図であり、（ｂ）は第８実施形態の半導体装置の模式断面図。 実施形態の半導体装置の主要要素の平面レイアウトを示す模式平面図。 実施形態の半導体装置の主要要素の平面レイアウトを示す模式平面図。 ＤＣ−ＤＣコンバータの回路図。
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。
実施形態の半導体装置は、半導体材料として例えばシリコンを用いている。あるいは、シリコン以外の半導体（例えばＳｉＣ、ＧａＮ等の化合物半導体）を用いてもよい。
（第１実施形態）
図１（ａ）は、第１実施形態の半導体装置の模式断面図である。
本実施形態の半導体装置は、同一基板上に、出力素子と、他の素子とが混載されて１つのチップに集積化された構造を有する。
図１（ａ）には、ｐ形半導体層（もしくはｐ形半導体基板）１２に、出力素子１１ａと、他の素子として例えばｎｐｎ形のバイポーラトランジスタ１０が混載された構造を示す。
出力素子１１ａとバイポーラトランジスタ１０とは、いわゆるＤＴＩ（Deep Trench Isolation）構造によって素子分離されている。すなわち、出力素子１１ａとバイポーラトランジスタ１０との間には、トレンチｔ１が形成され、そのトレンチｔ１内に絶縁体２３が埋め込まれている。なお、出力素子１１ａと、図示しない他の素子との間もトレンチｔ１及び絶縁体２３によって素子分離されている。
トレンチｔ１は、ｐ形半導体層１２の表面から、ｐ形半導体層１２の厚み方向に延びている。トレンチｔ１は、例えばＲＩＥ（Reactive Ion Etching）法によってエッチングされて形成される。絶縁体２３は、例えばシリコン酸化物やシリコン窒化物を含む。
バイポーラトランジスタ１０は、ｐ形半導体層１２の表面に形成されたｎ形半導体領域６１を有する。ｎ形半導体領域６１の表面には、ｎ形のコレクタ領域６３とｐ形のベース領域６２が形成されている。さらに、ベース領域６２の表面には、ｎ形のエミッタ領域６４が形成されている。
コレクタ領域６３上にはコレクタ電極６５が設けられ、コレクタ電極６５はコレクタ領域６３にオーミック接触して電気的に接続されている。ベース領域６２上にはベース電極６６が設けられ、ベース電極６６はベース領域６２にオーミック接触して電気的に接続されている。エミッタ領域６４上にはエミッタ電極６７が設けられ、エミッタ電極６７はエミッタ領域６４にオーミック接触して電気的に接続されている。
出力素子１１ａは、ｎ形ＭＯＳトランジスタであり、ｎ形のソース領域１３、ｎ形のドレイン領域１４、ｐ形のチャネル領域１２ａ、ゲート絶縁膜１５、ゲート電極１６、ソース電極１８、ドレイン電極１９、バックゲート電極１７、ｎ形半導体領域２０及び電極２１を有する。
ソース領域１３、ドレイン領域１４、チャネル領域１２ａ及びｎ形半導体領域２０は、ｐ形半導体層１２の表面に形成されている。
ソース領域１３とドレイン領域１４とは離間している。チャネル領域１２ａは、ソース領域１３とドレイン領域１４との間に設けられ、ソース領域１３及びドレイン領域１４に対して隣接している。ドレイン領域１４は、チャネル領域１２ａとｎ形半導体領域２０との間に設けられている。
ｎ形半導体領域２０は、ドレイン領域１４と絶縁体２３との間に設けられている。ドレイン領域１４とｎ形半導体領域２０との間には、ｐ形半導体層１２が介在している。図１（ａ）において、ｎ形半導体領域２０の一方の側面及び底面はｐ形半導体層１２に接している。ｎ形半導体領域２０の他方の側面は、絶縁体２３に隣接している。あるいは、ｎ形半導体領域２０は、絶縁体２３に対して離間していてもよい。
トレンチｔ１は、ｎ形半導体領域２０よりも深い。すなわち、ｎ形半導体領域２０の底部よりも深い位置まで、絶縁体２３が延びている。また、トレンチｔ１は、バイポーラトランジスタ１０のｎ形半導体領域６１よりも深い。すなわち、ｎ形半導体領域６１の底部よりも深い位置まで、絶縁体２３が延びている。
図５は、本実施形態の半導体装置における主要要素の平面レイアウトを例示する模式平面図である。
ソース領域１３、ゲート電極１６、チャネル領域１２ａ、ドレイン領域１４、ｎ形半導体領域２０、トレンチｔ１及び絶縁体２３は、例えばストライプ状の平面レイアウトで形成されている。トレンチｔ１及び絶縁体２３は、出力素子１１ａの各要素が形成された領域と、バイポーラトランジスタ１０が形成された領域とを分離する。
あるいは、出力素子１１ａの周辺に他の素子が形成されているレイアウトにおいては、トレンチｔ１及び絶縁体２３の平面レイアウトとして、図６に例示するレイアウトが有効である。
すなわち、トレンチｔ１及び絶縁体２３は、出力素子１１ａのソース領域１３、ゲート電極１６、チャネル領域１２ａ、ドレイン領域１４及びｎ形半導体領域２０を含む領域８１を囲んでいる。トレンチｔ１及び絶縁体２３が囲む領域の外側に、バイポーラトランジスタ１０などの他の素子が形成されている。また、ｎ形半導体領域２０も、領域８１を囲んでいる。したがって、トレンチｔ１及び絶縁体２３は、ｎ形半導体領域２０を介して、領域８１を囲んでいる。
図５、６に例示するレイアウトは、図１（ｂ）〜図４（ｂ）に示す他の実施形態にも適用可能である。
チャネル領域１２ａ上にはゲート絶縁膜１５が設けられ、そのゲート絶縁膜１５上にはゲート電極１６が設けられている。
ソース領域１３上にはソース電極１８が設けられ、ソース電極１８はソース領域１３にオーミック接触して電気的に接続されている。
ドレイン領域１４上にはドレイン電極１９が設けられ、ドレイン電極１９はドレイン領域１４にオーミック接触して電気的に接続されている。
また、ｐ形半導体層１２の表面上にバックゲート電極１７が設けられている。バックゲート電極１７は、例えば、ソース領域１３とチャネル領域１２ａとの接合面の反対側の位置でｐ形半導体層１２の表面にオーミック接触している。バックゲート電極１７には、例えばソース電極１８と同電位（例えば接地電位）が与えられ、バックゲート電極１７は、ｐ形半導体層１２の電位を安定化させる。
ｎ形半導体領域２０上には電極２１が設けられ、電極２１はｎ形半導体領域２０にオーミック接触して電気的に接続されている。電極２１には、前述した要素を含む集積回路（チップ）に与えられる電源電位から接地電位の間の任意の電位が与えられる。すなわち、電極２１はフローティングではない。なお、電源電位は一定である必要はない。電極２１に接地電位を与えると、消費電力を抑えることができる。
ｐ形半導体層１２の表面上には絶縁層２４が形成されている。絶縁層２４は、ｐ形半導体層１２上に設けられた各電極間にも設けられ、各電極間を絶縁している。
以上説明した出力素子１１ａにおいて、ソース電極１８とドレイン電極１９との間に電位差が生じている状態で、ゲート電極１６に所望のゲート電圧が印加されると、ゲート電極１６がゲート絶縁膜１５を介して対向するチャネル領域１２ａに反転層（ｎチャネル）が形成される。これにより、ソース領域１３、反転層及びドレイン領域１４を通じて、ソース電極１８とドレイン電極１９間に電流が流れ、オン状態となる。
このような出力素子１１ａは、例えばＤＣ−ＤＣコンバータのローサイドスイッチング素子に用いることができる。
図７は、ＤＣ−ＤＣコンバータの回路図である。
このＤＣ−ＤＣコンバータは、ハイサイドスイッチング素子Ｍ１と、ローサイドスイッチング素子Ｍ２と、誘導性負荷であるコイルＬと、コンデンサＣとを備える。
このＤＣ−ＤＣコンバータは、ハイサイドスイッチング素子Ｍ１とローサイドスイッチング素子Ｍ２とを交互にオンオフすることで、入力電圧Ｖｉｎよりも低い（平均）出力電圧Ｖｏｕｔを負荷１００に出力する降圧型ＤＣ−ＤＣコンバータ（buck converter）である。
入力電圧Ｖｉｎが与えられる入力電圧ライン１０１と出力端子１０２との間に、ハイサイドスイッチング素子Ｍ１とコイルＬが直列に接続されている。ハイサイドスイッチング素子Ｍ１は、例えばｐ型ＭＯＳトランジスタであり、そのソース電極が入力電圧ライン１０１に接続され、ドレイン電極がコイルＬに接続されている。
ローサイドスイッチング素子Ｍ２は、ハイサイドスイッチング素子Ｍ１とコイルＬとの接続ノード１０３と、グランドとの間に接続されている。
ローサイドスイッチング素子Ｍ２は、図１（ａ）を参照して前述したｎ型ＭＯＳトランジスタ１１ａであり、ドレイン電極１９はハイサイドスイッチング素子Ｍ１のドレイン電極及びコイルＬに接続され、ソース電極１８は接地されている。
コイルＬと出力端子１０２との接続点は、出力電圧を短時間に大きく変動させないための平滑コンデンサＣを介して接地されている。
ハイサイドスイッチング素子Ｍ１のゲート電極とローサイドスイッチング素子Ｍ２のゲート電極１６には、ほぼ反転位相のゲート駆動信号が供給される。
ハイサイドスイッチング素子Ｍ１がオンで、ローサイドスイッチング素子Ｍ２がオフのときは、入力電圧ライン１０１からハイサイドスイッチング素子Ｍ１及びコイルＬを経由して負荷１００に電流が供給される。このとき、コイルＬに流れるコイル電流は増加し、コイルＬにエネルギーが蓄積される。
そして、ハイサイドスイッチング素子Ｍ１がオフに、ローサイドスイッチング素子Ｍ２がオンになると、コイルＬは蓄積したエネルギーを放出し、グランドからローサイドスイッチング素子Ｍ２及びコイルＬを経由して負荷１００に電流が供給される。
なお、ハイサイドスイッチング素子Ｍ１とローサイドスイッチング素子Ｍ２とが同時にオンになると、貫通電流が入力電圧ライン１０１からハイサイドスイッチング素子Ｍ１及びローサイドスイッチング素子Ｍ２を介してグランドに流れることになる。これを避けるために、ハイサイドスイッチング素子Ｍ１及びローサイドスイッチング素子Ｍ２のオンオフのデューティを設定するにあたって、両スイッチング素子Ｍ１、Ｍ２が共にオフとなる期間であるデッドタイムを設定している。
前述したように、例えばコイルＬなどの誘導性負荷に接続された出力素子１１ａにおいて、その出力端子（ドレイン電極１９）には、コイルＬからの逆起電力により負電位が与えられることがある。
本実施形態では、ドレイン電極１９に負電位が印加されると、ドレイン領域１４をエミッタ、ｐ形半導体層１２をベース、ｎ形半導体領域２０をコレクタとした寄生ｎｐｎバイポーラトランジスタが動作する。
本実施形態の出力素子１１ａはＤＭＯＳ（double diffusion MOS）構造の素子ではない。したがって、上記寄生バイポーラトランジスタにおけるベースとなるｐ形半導体層１２にはそれほど高い不純物濃度領域が存在しない。さらに、トレンチｔ１及び絶縁体２３が、出力素子１１ａのドレイン領域１４と、他の素子であるバイポーラトランジスタ１０のｎ形半導体領域６１との間の電流をブロックする。
したがって、寄生バイポーラトランジスタの動作による電流は効率よくｎ形半導体領域２０とドレイン領域１４との間を流れる。すなわち、出力素子１１ａの隣もしくは近くに形成された他の素子（図１（ａ）におけるバイポーラトランジスタ１０）のｎ形半導体領域６１からはほとんど電流が供給されない。この結果、他の素子（バイポーラトランジスタ１０）は、正常な動作を阻害されず、誤動作が抑制される。
また、他の素子の誤動作を抑制するために、出力素子１１ａと、他の素子（バイポーラトランジスタ１０）との離間距離を大きくしなくて済み、集積回路のサイズ（ダイサイズ）縮小が容易になる。
また、トレンチｔ１及び絶縁体２３を、ｎ形半導体領域２０よりも深くすることで、出力素子１１ａのドレイン領域１４と、バイポーラトランジスタ１０のｎ形半導体領域６１との電流経路をより狭めることができ、バイポーラトランジスタ１０はより誤動作しにくくなる。
（第２実施形態）
図１（ｂ）は、第２実施形態の半導体装置の模式断面図である。
本実施形態の半導体装置も、同一基板上に、出力素子と、他の素子とが混載されて１つのチップに集積化された構造を有する。図１（ｂ）には出力素子１１ｂのみを示すが、図１（ａ）に示す第１実施形態と同様、ｐ形半導体層１２に、出力素子１１ｂと、他の素子とが混載されている。
出力素子１１ｂと他の素子とは、第１実施形態と同様に、トレンチｔ１及び絶縁体２３によって素子分離されている。
出力素子１１ｂは、例えばＤＭＯＳ（double diffusion MOS）構造のｎ形ＭＯＳトランジスタであり、ｎ形のソース領域３４、ｎ形のドレイン領域３１、ｐ形のチャネル領域３２、ｎ形のドレインコンタクト領域３５、ｐ形のバックゲートコンタクト領域３３、ゲート絶縁膜１５、ゲート電極１６、ソース電極１８、ドレイン電極１９、バックゲート電極１７、ｎ形半導体領域２０及び電極２１を有する。
ドレイン領域３１は、ｐ形半導体層１２の表面に設けられている。チャネル領域３２及びドレインコンタクト領域３５は、ドレイン領域３１の表面に互いに離間して設けられている。ソース領域３４及びバックゲートコンタクト領域３３は、チャネル領域３２の表面に設けられている。ソース領域３４及びバックゲートコンタクト領域３３は、隣接していても、離間していてもよい。
ドレインコンタクト領域３５は、ドレイン領域３１よりもｎ形不純物濃度が高い。バックゲートコンタクト領域３３は、チャネル領域３２よりもｐ形不純物濃度が高い。
ソース領域３４とドレイン領域３１との間にチャネル領域３２が設けられ、チャネル領域３２はソース領域３４及びドレイン領域３１に隣接している。チャネル領域３２とドレインコンタクト領域３５との間にドレイン領域３１が設けられ、ドレイン領域３１はチャネル領域３２及びドレインコンタクト領域３５に隣接している。
ｎ形半導体領域２０は、ドレイン領域３１と絶縁体２３との間に設けられている。ドレイン領域３１とｎ形半導体領域２０との間には、ｐ形半導体層１２が介在している。
トレンチｔ１は、ｎ形半導体領域２０よりも深い。すなわち、ｎ形半導体領域２０の底部よりも深い位置まで、絶縁体２３が延びている。
ソース領域３４とドレイン領域３１との間のチャネル領域３２上にはゲート絶縁膜１５が設けられ、そのゲート絶縁膜１５上にはゲート電極１６が設けられている。
ソース領域３４上にはソース電極１８が設けられ、ソース電極１８はソース領域３４にオーミック接触して電気的に接続されている。
ドレインコンタクト領域３５上にはドレイン電極１９が設けられ、ドレイン電極１９はドレインコンタクト領域３５にオーミック接触して電気的に接続されている。ドレイン領域３１の表面に、ｎ形不純物濃度が比較的高いドレインコンタクト領域３５を設けることで、オン抵抗を低くすることができ、素子面積の縮小が図れる。
バックゲートコンタクト領域３３上にはバックゲート電極１７が設けられている。バックゲート電極１７は、バックゲートコンタクト領域３３にオーミック接触している。バックゲート電極１７には、例えばソース電極１８と同電位（例えば接地電位）が与えられ、バックゲート電極１７はチャネル領域３２の電位を安定化させる。ｐ形不純物濃度が比較的高いバックゲートコンタクト領域３３を介して、チャネル領域３２をバックゲート電極１７と接続させることで、チャネル領域３２の電位（バックゲート電位）をより安定化させることができ、トランジスタ動作を安定させることができる。
ｎ形半導体領域２０上には電極２１が設けられ、電極２１はｎ形半導体領域２０にオーミック接触して電気的に接続されている。電極２１には、第１実施形態と同様、電源電位から接地電位の間の任意の電位が与えられる。
ｐ形半導体層１２の表面上には絶縁層２４が形成されている。絶縁層２４は、ｐ形半導体層１２上に設けられた各電極間にも設けられ、各電極間を絶縁している。
以上説明した出力素子１１ｂにおいて、ソース電極１８とドレイン電極１９との間に電位差が生じている状態で、ゲート電極１６に所望のゲート電圧が印加されると、ゲート電極１６がゲート絶縁膜１５を介して対向するチャネル領域３２に反転層（ｎチャネル）が形成される。これにより、ソース領域３４、反転層、ドレイン領域３１及びドレインコンタクト領域３５を通じて、ソース電極１８とドレイン電極１９間に電流が流れ、オン状態となる。
また、本実施形態の出力素子１１ｂは、ＤＭＯＳ構造を有する。すなわち、ドレイン電極１９とオーミックコンタクトするドレインコンタクト領域３５と、チャネル領域３２との間に設けられた比較的ｎ形不純物濃度が低いドレイン領域３１はドリフト領域として機能する。ゲートオフ時、そのドリフト領域が空乏化することで電界を緩和し、高耐圧が得られる。ドリフト領域のｎ形不純物濃度や横方向長さを調整することで、所望の耐圧を実現できる。
また、アバランシェブレークダウンが発生すると、正孔電流は、バックゲートコンタクト領域３３を介してバックゲートコンタクト電極１７へと流れる。これにより、素子破壊を防ぐことができる。
本実施形態の出力素子１１ｂも、例えばＤＣ−ＤＣコンバータのローサイドスイッチング素子に用いることができる。したがって、例えばコイルＬなどの誘導性負荷に接続された出力素子１１ｂにおいて、その出力端子（ドレイン電極１９）には、コイルＬからの逆起電力により負電位が与えられることがある。
本実施形態では、ドレイン電極１９に負電位が印加されると、ドレインコンタクト領域３５も含めたドレイン領域３１をエミッタ、ｐ形半導体層１２をベース、ｎ形半導体領域２０をコレクタとした寄生ｎｐｎバイポーラトランジスタが動作する。
このとき、トレンチｔ１及び絶縁体２３が、出力素子１１ｂのドレイン領域３１と、他の素子のｎ形半導体領域との間の電流をブロックする。
したがって、寄生バイポーラトランジスタの動作による電流は効率よくｎ形半導体領域２０とドレイン領域３１との間を流れる。すなわち、出力素子１１ｂの隣もしくは近くに形成された他の素子のｎ形半導体領域からはほとんど電流が供給されない。この結果、他の素子は、正常な動作を阻害されず、誤動作が抑制される。
（第３実施形態）
図２（ａ）は、第３実施形態の半導体装置の模式断面図である。
本実施形態では、ドレイン領域３１の表面にフィールド絶縁膜３６が設けられている。他の構造は第２実施形態と同じである。したがって、本実施形態の出力素子１１ｃと同じｐ形半導体層１２上に混載された他の素子は、正常な動作を阻害されず、誤動作が抑制される。
フィールド絶縁膜３６は、チャネル領域３２とドレイン電極１９との間のドレイン領域３１の表面側に形成されたトレンチ内に埋め込まれた例えばシリコン酸化膜やシリコン窒化膜である。本実施形態では、ゲート電極１６におけるドレイン電極１９側の端部に発生する高電界をフィールド絶縁膜３６に負担させることができるため、耐圧を向上させることができる。
（第４実施形態）
図２（ｂ）は、第４実施形態の半導体装置の模式断面図である。
本実施形態では、第３実施形態の構造に対して、ｎ形のドレインコンタクト領域３７をさらに設けている。
ドレインコンタクト領域３７は、ドレイン領域３１の表面に設けられ、ドレイン領域３１よりもｎ形不純物濃度が高い。ドレイン電極１９は、ドレインコンタクト領域３７にオーミックコンタクトしている。フィールド絶縁膜３６は、チャネル領域３２と、ドレイン電極１９との間のドレインコンタクト領域３７の表面に設けられている。
本実施形態においても、出力素子１１ｄと同じｐ形半導体層１２上に混載された他の素子は、正常な動作を阻害されず、誤動作が抑制される。さらに、高耐圧で、オン抵抗が低く、動作が安定したトランジスタ特性が得られる。
（第５実施形態）
図３（ａ）は、第５実施形態の半導体装置の模式断面図である。
本実施形態では、ドレン領域３１とｎ形半導体領域４０とが同じ工程で同時に形成される。例えば、ｐ形半導体層１２において、ドレイン領域３１を形成する領域と、ｎ形半導体領域４０を形成する領域に、図示しないマスクを用いてｎ形不純物をイオン注入法で同時に打ち込み、その後熱拡散させる。したがって、ドレイン領域３１とｎ形半導体領域４０とはほぼ同じ深さであり、それぞれのｎ形不純物濃度のピーク位置もほぼ同じ深さにある。本実施形態では、工程数削減による低コスト化を図れる。
ｎ形半導体領域４０上には電極２１が設けられ、電極２１はｎ形半導体領域４０にオーミック接触して電気的に接続されている。電極２１には、前述した各実施形態と同様、電源電位から接地電位の間の任意の電位が与えられる。
本実施形態においても、ドレイン電極１９に負電位が印加されると、ドレインコンタクト領域３５も含めたドレイン領域３１をエミッタ、ｐ形半導体層１２をベース、ｎ形半導体領域４０をコレクタとした寄生ｎｐｎバイポーラトランジスタが動作する。
このとき、トレンチｔ１及び絶縁体２３が、出力素子１１ｅのドレイン領域３１と、他の素子のｎ形半導体領域との間の電流をブロックする。
したがって、寄生バイポーラトランジスタの動作による電流は効率よくｎ形半導体領域４０とドレイン領域３１との間を流れる。すなわち、出力素子１１ｅの隣もしくは近くに形成された他の素子のｎ形半導体領域からはほとんど電流が供給されない。この結果、他の素子は、正常な動作を阻害されず、誤動作が抑制される。
（第６実施形態）
図３（ｂ）は、第６実施形態の半導体装置の模式断面図である。
ｐ形半導体層１２は、基板４１上にエピタキシャル成長で形成してもよい。すなわち、ｐ形半導体層１２が基板を兼ねていない。基板４１とは別にｐ形半導体層１２を設けることで、同一基板４１上への各種素子の集積化が容易となる。
基板４１より上の構造は、図１（ｂ）に示す第２実施形態と同じである。すなわち、本実施形態においても、出力素子１１ｆと同じｐ形半導体層１２に混載された他の素子は、正常な動作を阻害されず、誤動作が抑制される。
（第７実施形態）
図４（ａ）は、第７実施形態の半導体装置の模式断面図である。
本実施形態においても、ｐ形半導体層１２上に出力素子１１ｇと他の素子とが混載された構造を示す。出力素子１１ｇと他の素子とは、トレンチｔ２及び絶縁体５３によって素子分離されている。すなわち、出力素子１１ｇと他の素子との間には、トレンチｔ２が形成され、そのトレンチｔ２内に絶縁体５３が埋め込まれている。
ｐ形半導体層１２上にはｎ形半導体層５０が設けられている。ｎ形半導体層５０の表面に、ｐ形のチャネル領域３２及びｎ形のドレインコンタクト領域３５が設けられている。チャネル領域３２の表面に、ｐ形のバックゲートコンタクト領域３３及びｎ形のソース領域３４が設けられている。
また、ｎ形半導体層５０は、ｐ形半導体領域５６によって分断されている。ｐ形半導体領域５６は、ｎ形半導体層５０の表面から厚み方向に延び、ｐ形半導体層１２に達する。
ｐ形半導体領域５６は、ｎ形半導体層５０を、ドレイン領域５０ａとｎ形半導体領域５０ｂとに分断する。すなわち、ｐ形半導体領域５６は、ドレイン領域５０ａとｎ形半導体領域５０ｂとの間に設けられ、ドレイン領域５０ａ及びｎ形半導体領域５０ｂに隣接している。ｎ形半導体領域５０ｂは、ｐ形半導体領域５６と絶縁体５３との間に設けられている。
ドレインコンタクト領域３５は、チャネル領域３２とｐ形半導体領域５６との間のドレイン領域５０ａの表面に設けられている。ドレインコンタクト領域３５は、ドレイン領域５０ａよりもｎ形不純物濃度が高い。チャネル領域３２とドレインコンタクト領域３５との間には、ドレインコンタクト領域３５よりもｎ形不純物濃度が低いドレイン領域５０ａが介在され、その領域はドリフト領域として機能する。
そのドリフト領域とソース領域３４との間にチャネル領域３２が設けられ、チャネル領域３２はドリフト領域及びソース領域３４に隣接している。
トレンチｔ２は、ｎ形半導体層５０を貫通して、ｐ形半導体層１２に達する。トレンチｔ２は、例えばＲＩＥ法によってエッチングされて形成される。トレンチｔ２内に埋め込まれた絶縁体５３は、例えばシリコン酸化物やシリコン窒化物を含む。
トレンチｔ２は、ｐ形半導体領域５６及びｎ形半導体領域５０ｂよりも深い。すなわち、ｐ形半導体領域５６及びｎ形半導体領域５０ｂの底部よりも深い位置まで、絶縁体５３が延びている。
図５を参照して前述した実施形態と同様、ｐ形半導体領域５６、ｎ形半導体領域５０ｂ、トレンチｔ２及び絶縁体５３は、例えばストライプ状の平面レイアウトで形成されている。すなわち、トレンチｔ２及び絶縁体５３は、出力素子１１ｇの各要素が形成された領域と、他の素子が形成された領域とを分離する。
あるいは、図６を参照して前述したレイアウト例のように、ｐ形半導体領域５６、ｎ形半導体領域５０ｂ、トレンチｔ２及び絶縁体５３は、出力素子１１ｇの各要素を含む領域を囲んでいる。トレンチｔ２及び絶縁体５３が囲む領域の外側に、他の素子が形成されている。
チャネル領域３２上にはゲート絶縁膜１５が設けられ、そのゲート絶縁膜１５上にはゲート電極１６が設けられている。
ソース領域３４上にはソース電極１８が設けられ、ソース電極１８はソース領域３４にオーミック接触して電気的に接続されている。
ドレインコンタクト領域３５上にはドレイン電極１９が設けられ、ドレイン電極１９はドレインコンタクト領域３５にオーミック接触して電気的に接続されている。
バックゲートコンタクト領域３３上にはバックゲート電極１７が設けられている。バックゲート電極１７は、バックゲートコンタクト領域３３にオーミック接触している。バックゲート電極１７には、例えばソース電極１８と同電位（例えば接地電位）が与えられ、バックゲート電極１７はチャネル領域３２の電位を安定化させる。
ｎ形半導体領域５０ｂ上には電極２１が設けられ、電極２１はｎ形半導体領域５０ｂにオーミック接触して電気的に接続されている。電極２１には、前述した実施形態と同様、電源電位から接地電位の間の任意の電位が与えられる。
ｎ形半導体層５０の表面上には絶縁層２４が形成されている。絶縁層２４は、ｎ形半導体層５０上に設けられた各電極間にも設けられ、各電極間を絶縁している。
本実施形態の出力素子１１ｇも、例えばＤＣ−ＤＣコンバータのローサイドスイッチング素子に用いることができる。したがって、例えばコイルＬなどの誘導性負荷に接続された出力素子１１ｇにおいて、その出力端子（ドレイン電極１９）には、コイルＬからの逆起電力により負電位が与えられることがある。
本実施形態では、ドレイン電極１９に負電位が印加されると、ドレインコンタクト領域３５を含むドレイン領域５０ａをエミッタ、ｐ形半導体領域５６及びｐ形半導体層１２をベース、ｎ形半導体領域５０ｂをコレクタとした寄生ｎｐｎバイポーラトランジスタが動作する。
このとき、トレンチｔ２及び絶縁体５３が、出力素子１１ｇのドレイン領域５０ａと、他の素子のｎ形半導体領域との間の電流をブロックする。
したがって、寄生バイポーラトランジスタの動作による電流は効率よくｎ形半導体領域５０ｂとドレイン領域５０ａとの間を流れる。すなわち、出力素子１１ｇの隣もしくは近くに形成された他の素子のｎ形半導体領域からはほとんど電流が供給されない。この結果、他の素子は、正常な動作を阻害されず、誤動作が抑制される。
また、ｎ形半導体層５０はｐ形半導体層１２上にエピタキシャル成長され、そのｎ形半導体層５０の一部がドレイン領域５０ａとなる。したがって、イオン注入法でドレイン領域を形成する場合よりも容易に深いドレイン領域を形成することが可能であり、高耐圧設計が容易である。
（第８実施形態）
図４（ｂ）は、第８実施形態の半導体装置の模式断面図である。
本実施形態の出力素子１１ｈは、図４（ａ）に示す第７実施形態の出力素子１１ｇの構造に加えて、さらにｎ形埋め込み層５７を有する。その他構造は第７実施形態と同じであり、同様の効果が得られる。
ｎ形埋め込み層５７は、ｐ形半導体層１２とｎ形半導体層５０との間に設けられている。ｎ形埋め込み層５７は、ｐ形半導体領域５６よりもドレイン領域５０ａ側に設けられている。すなわち、ｎ形埋め込み層５７上に、ドレイン領域５０ａ、チャネル領域３２、ソース領域３４及びバックゲートコンタクト領域３３が設けられている。
ｎ形埋め込み層５７は、ｎ形半導体層５０よりもｎ形不純物濃度が高く、ドレイン領域５０ａと隣接し、電気的に接続されている。これにより、ｎ形埋め込み層５７より上の素子は、基板であるｐ形半導体層１２の電位から分離される。したがって、出力素子と、他の各種素子とを同一基板上に集積化することが容易となる。
前述した各実施形態によれば、出力素子の出力端子であるドレイン電極に負電位が印加される使用法において、出力素子と同一基板上に混載された他の素子の誤動作を抑えることができる。なお、出力素子の用途はＤＣ−ＤＣコンバータのスイッチング素子に限らず、本実施形態の出力素子はモータ等のコイル（誘導性負荷）の制御に用いることもできる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１２…ｐ形半導体層、１２ａ，３２…チャネル領域、１３，３４…ソース領域、１４，３１，５０ａ…ドレイン領域、１５…ゲート絶縁膜、１６…ゲート電極、１７…バックゲート電極、１８…ソース電極、１９…ドレイン電極、２０，４０，５０ｂ…ｎ形半導体領域、２１…電極、２３，５３…絶縁体、３３…バックゲートコンタクト領域、３５，３７…ドレインコンタクト領域、３６…フィールド絶縁膜、４１…基板、５０…ｎ形半導体層、５６…ｐ形半導体領域、５７…ｎ形埋め込み層、ｔ１，ｔ２…トレンチ

Claims (14)

  1. ｐ形半導体層と、
    前記ｐ形半導体層の表面に設けられたｎ形のソース領域と、
    前記ｐ形半導体層の表面から前記ｐ形半導体層の厚み方向に延びて形成されたトレンチ内に設けられた絶縁体と、
    前記ソース領域と前記絶縁体との間の前記ｐ形半導体層の表面に設けられたｎ形半導体領域と、
    前記ソース領域と前記ｎ形半導体領域との間の前記ｐ形半導体層の表面に設けられ、前記ソース領域及び前記ｎ形半導体領域に対して離間しているｎ形のドレイン領域と、
    前記ソース領域と前記ドレイン領域との間の前記ｐ形半導体層の表面に設けられ、前記ソース領域及び前記ドレイン領域に対して隣接しているｐ形のチャネル領域と、
    前記チャネル領域上に設けられたゲート絶縁膜と、
    前記ゲート絶縁膜上に設けられたゲート電極と、
    前記ソース領域に接続されたソース電極と、
    前記ドレイン領域に接続されたドレイン電極と、
    前記ｎ形半導体領域に接続された電極と、
    を備えたことを特徴とする半導体装置。
  2. 前記トレンチ及び前記絶縁体は、前記ソース領域、前記チャネル領域、前記ドレイン領域及び前記ｎ形半導体領域を含む領域を囲んでいることを特徴とする請求項１記載の半導体装置。
  3. 前記ｎ形半導体領域は、前記ソース領域、前記チャネル領域及び前記ドレイン領域を含む領域を囲んでいることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記トレンチは、前記ｎ形半導体領域よりも深いことを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
  5. 前記チャネル領域は前記ドレイン領域の表面に設けられ、前記ソース領域は前記チャネル領域の表面に設けられたことを特徴とする請求項１〜４のいずれか１つに記載の半導体装置。
  6. 前記ドレイン領域と前記ｎ形半導体領域は同じ深さであることを特徴とする請求項５記載の半導体装置。
  7. 前記ドレイン電極に負電位が印加されると、前記ドレイン領域をエミッタ、前記ｐ形半導体層をベース、前記ｎ形半導体領域をコレクタとした寄生バイポーラトランジスタが動作することを特徴とする請求項１〜６のいずれか１つに記載の半導体装置。
  8. ｐ形半導体層と、
    前記ｐ形半導体層上に設けられたｎ形半導体層と、
    前記ｎ形半導体層の表面に設けられたｎ形のソース領域と、
    前記ｎ形半導体層の表面から前記ｎ形半導体層の厚み方向に延びて形成されたトレンチ内に設けられた絶縁体と、
    前記ソース領域と前記絶縁体との間の前記ｎ形半導体層を分断して前記ｐ形半導体層に達するｐ形半導体領域と、
    前記ｐ形半導体領域と前記絶縁体との間の前記ｎ形半導体層に設けられたｎ形半導体領域と、
    前記ソース領域と前記ｐ形半導体領域との間の前記ｎ形半導体層に設けられたｎ形のドレイン領域と、
    前記ソース領域と前記ドレイン領域との間の前記ｎ形半導体層の表面に設けられ、前記ドレイン領域に対して隣接し、前記ソース領域を取り囲んでいるｐ形のチャネル領域と、
    前記チャネル領域上に設けられたゲート絶縁膜と、
    前記ゲート絶縁膜上に設けられたゲート電極と、
    前記ソース領域に接続されたソース電極と、
    前記ドレイン領域に接続されたドレイン電極と、
    前記ｎ形半導体領域に接続された電極と、
    を備えたことを特徴とする半導体装置。
  9. 前記トレンチ及び前記絶縁体は、前記ソース領域、前記チャネル領域、前記ドレイン領域、前記ｐ形半導体領域及び前記ｎ形半導体領域を含む領域を囲んでいることを特徴とする請求項８記載の半導体装置。
  10. 前記ｎ形半導体領域は、前記ソース領域、前記チャネル領域、前記ドレイン領域及び前記ｐ形半導体領域を含む領域を囲んでいることを特徴とする請求項８または９に記載の半導体装置。
  11. 前記トレンチは、前記ｎ形半導体層を貫通して前記ｐ形半導体層に達することを特徴とする請求項８〜１０のいずれか１つに記載の半導体装置。
  12. 前記ドレイン電極に負電位が印加されると、前記ドレイン領域をエミッタ、前記ｐ形半導体領域をベース、前記ｎ形半導体領域をコレクタとした寄生バイポーラトランジスタが動作することを特徴とする請求項８〜１１のいずれか１つに記載の半導体装置。
  13. 前記電極は接地されることを特徴とする請求項１〜１２のいずれか１つに記載の半導体装置。
  14. 前記ドレイン領域の表面に設けられ、前記ドレイン領域よりもｎ形不純物濃度が高いドレインコンタクト領域をさらに備え、
    前記ドレイン電極は、前記ドレインコンタクト領域に接していることを特徴とする請求項１〜１３のいずれか１つに記載の半導体装置。
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