JP2010161108A - 半導体装置、及びその製造方法 - Google Patents
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Abstract
【解決手段】 例えば、半導体基板10と、半導体基板10に形成されたP型のウェル10A(第1伝導型の第1領域)と、P型のウェル10A内に埋め込まれて形成されたN型のウェル10B(第2伝導型の第2領域)と、P型のウェル10A内であってN型のウェル10Bよりも上方に形成されたP型のウェル10C(第1伝導型の第3領域)と、P型のウェル10Cに形成された半導体素子20と、P型のウェル10CをN型のウェル10Bと共に取り囲むと共に、少なくとも底部がN型のウェル10Bと接触する深さを持って形成されたトレンチ型絶縁領域30と、を具備する半導体装置、及びその製造方法である。
【選択図】図1
Description
本発明の発明は、
半導体基板と、
前記半導体基板に形成された第1伝導型の第1領域と、
前記第1伝導型の第1領域内に埋め込まれて形成された第2伝導型の第2領域と、
前記第1伝導型の第1領域内であって前記第2伝導型の第2領域よりも上方に形成された第1伝導型の第3領域と、
前記第1伝導型の第3領域に形成された半導体素子と、
前記第1伝導型の第3領域を前記第2伝導型の第2領域と共に取り囲むと共に、少なくとも底部が前記第2伝導型の第2領域と接触する深さを持って形成された絶縁領域と、
を具備する半導体装置。
上記本発明の半導体装置を製造するための半導体装置の製造方法であって、
半導体基板を準備する工程と、
前記半導体基板に、第1伝導型の第1領域を形成する工程と、
前記半導体基板の深さ方向に所定の深さで且つ第1伝導型の第1領域における所定の領域を取り囲むように溝を形成すると共に、当該溝に絶縁体を埋め込んで絶縁領域を形成する工程と、
前記絶縁領域の少なくとも底部と接触する深さで、前記第1伝導型の第1領域内に埋め込んで第2伝導型の第2領域を形成する工程と、
前記絶縁領域で取り囲まれた前記第1伝導型の第1領域内であって前記第2伝導型の第2領域よりも上方に第1伝導型の第3領域を形成する工程と、
前記第1伝導型の第3領域に半導体素子を形成する工程と、
を有する半導体装置の製造方法。
図1は、第1実施形態に係る半導体装置を示す概略断面図である。図2は、第1実施形態に係る半導体装置の製造方法を示す工程図である。
本実施形態に係る半導体装置101の製造方法では、まず、図2(A)に示すように、P型の半導体基板10を準備し、このP型の半導体基板10上の全面にP型イオン注入を行い、P型のウェル10Aを形成する。
図3は、第2実施形態に係る半導体装置を示す概略断面図である。図4は、第2実施形態に係る半導体装置の製造方法を示す工程図である。
素子形成領域40A(P型のウェル10C)よりも外側(素子形成領域40B以外の外側)へ延在させた延在部11Bの一部が露出するように、半導体基板10及び絶縁層32を貫くコンタクトホールを形成した後、当該コンタクトホールに金属(例えばタングステン等)を埋め込み、金属からなる引出し電極31Bを形成する。
10A P型のウェル
10B N型のウェル
10C P型のウェル
11B 延在部
12B N型のウエル
20 半導体素子
20A 半導体素子
21A ソース領域
22A ドレイン領域
23A ゲート酸化膜
24A ゲート電極
20B 半導体素子
21B ソース領域
22B ドレイン領域
23B ゲート酸化膜
24B ゲート電極
30 トレンチ型絶縁領域
31A 引出し電極
31B 引出し電極
32 絶縁層
40A 素子形成領域
40B 素子形成領域
51 エッチングレジスト膜
52 インプラレジスト膜
101 半導体装置
102 半導体装置
Claims (8)
- 半導体基板と、
前記半導体基板に形成された第1伝導型の第1領域と、
前記第1伝導型の第1領域内に埋め込まれて形成された第2伝導型の第2領域と、
前記第1伝導型の第1領域内であって前記第2伝導型の第2領域よりも上方に形成された第1伝導型の第3領域と、
前記第1伝導型の第3領域に形成された半導体素子と、
前記第1伝導型の第3領域を前記第2伝導型の第2領域と共に取り囲むと共に、少なくとも底部が前記第2伝導型の第2領域と接触する深さを持って形成された絶縁領域と、
を具備する半導体装置。 - 前記第2伝導型の第2領域が、前記絶縁領域で取り囲まれた第1伝導型の第3領域よりも外側へ延在した延在部を有し、
前記半導体基板に前記延在部と接触して形成された第2伝導型の領域からなる引出し電極をさらに具備する請求項1に記載の半導体装置。 - 前記第2伝導型の第2領域が、前記絶縁領域で取り囲まれた第1伝導型の第3領域よりも外側へ延在した延在部を有し、
前記半導体基板に前記延在部と接触して形成された金属からなる引出し電極をさらに具備する請求項1に記載の半導体装置。 - 請求項1に記載の半導体装置を製造するための半導体装置の製造方法であって、
半導体基板を準備する工程と、
前記半導体基板に、第1伝導型の第1領域を形成する工程と、
前記半導体基板の深さ方向に所定の深さで且つ第1伝導型の第1領域における所定の領域を取り囲むように溝を形成すると共に、当該溝に絶縁体を埋め込んで絶縁領域を形成する工程と、
前記絶縁領域の少なくとも底部と接触する深さで、前記第1伝導型の第1領域内に埋め込んで第2伝導型の第2領域を形成する工程と、
前記絶縁領域で取り囲まれた前記第1伝導型の第1領域内であって前記第2伝導型の第2領域よりも上方に第1伝導型の第3領域を形成する工程と、
前記第1伝導型の第3領域に半導体素子を形成する工程と、
を有する半導体装置の製造方法。 - 前記第2伝導型の第2領域を形成する工程が、前記絶縁領域で取り囲まれた第1伝導型の第3領域よりも外側へ延在した延在部を有するように前記第2伝導型の第2領域を形成する工程であり、
前記半導体基板に前記延在部と接触するように第2伝導型の領域からなる引出し電極を形成する工程をさらに有する請求項4に記載の半導体装置の製造方法。 - 前記第2伝導型の第2領域を形成する工程が、前記絶縁領域で取り囲まれた第1伝導型の第3領域よりも外側へ延在した延在部を有するように前記第2伝導型の第2領域を形成する工程であり、
前記半導体基板に前記延在部へ到達する深さで溝を形成すると共に、当該溝に前記延在部と接触するように金属を埋め込んで引出し電極を形成する工程をさらに有する請求項4に記載の半導体装置の製造方法。 - 前記絶縁領域を形成するための溝を、深さ1.5μm〜2.5μmで形成する請求項4に記載の半導体装置の製造方法。
- 5×1012cm−2以上の濃度でリン(P)を1.6MeV〜2.2MeVのエネルギーで注入することにより、前記第2伝導型の第2領域を形成する請求項4に記載の半導体装置の製造方法。
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Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001135719A (ja) * | 1999-11-01 | 2001-05-18 | Denso Corp | 半導体装置の素子分離構造 |
JP2004253633A (ja) * | 2003-02-20 | 2004-09-09 | Asahi Kasei Microsystems Kk | 半導体装置及びその製造方法 |
JP2006313861A (ja) * | 2005-05-09 | 2006-11-16 | Matsushita Electric Ind Co Ltd | 半導体装置 |
JP2007194259A (ja) * | 2006-01-17 | 2007-08-02 | Toshiba Corp | 半導体装置及びその製造方法 |
JP2007266551A (ja) * | 2006-03-30 | 2007-10-11 | Fujitsu Ltd | 半導体装置 |
WO2007142969A1 (en) * | 2006-05-31 | 2007-12-13 | Advanced Analogic Technologies, Inc. | Isolation structures for integrated circuits and modular methods of forming the same |
WO2008152026A2 (en) * | 2007-06-14 | 2008-12-18 | International Business Machines Corporation | Vertical current controlled silicon on insulator (soi) device and method of forming same |
WO2009108311A2 (en) * | 2008-02-27 | 2009-09-03 | Advanced Analogic Technologies, Inc. | Isolated transistors and diodes and isolation and termination structures for semiconductor die |
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Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001135719A (ja) * | 1999-11-01 | 2001-05-18 | Denso Corp | 半導体装置の素子分離構造 |
JP2004253633A (ja) * | 2003-02-20 | 2004-09-09 | Asahi Kasei Microsystems Kk | 半導体装置及びその製造方法 |
JP2006313861A (ja) * | 2005-05-09 | 2006-11-16 | Matsushita Electric Ind Co Ltd | 半導体装置 |
JP2007194259A (ja) * | 2006-01-17 | 2007-08-02 | Toshiba Corp | 半導体装置及びその製造方法 |
JP2007266551A (ja) * | 2006-03-30 | 2007-10-11 | Fujitsu Ltd | 半導体装置 |
WO2007142969A1 (en) * | 2006-05-31 | 2007-12-13 | Advanced Analogic Technologies, Inc. | Isolation structures for integrated circuits and modular methods of forming the same |
WO2008152026A2 (en) * | 2007-06-14 | 2008-12-18 | International Business Machines Corporation | Vertical current controlled silicon on insulator (soi) device and method of forming same |
WO2009108311A2 (en) * | 2008-02-27 | 2009-09-03 | Advanced Analogic Technologies, Inc. | Isolated transistors and diodes and isolation and termination structures for semiconductor die |
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