JP2006313861A - 半導体装置 - Google Patents

Abstract

【課題】 良好な高周波信号の分離特性を有する半導体装置を提供する。
【解決手段】 半導体素子がそれぞれ形成された複数の素子領域１と、２つの素子領域１を分離する素子分離領域２とを備え、素子領域１及び素子分離領域２は、半導体基板３の表面側に形成され、素子分離領域２は、電位が固定された金属層５と、半導体基板３の表面から深さ方向に延び、金属層５を覆う絶縁層６とを有し、金属層５は、深さ方向に向けて絶縁層６から突出している。
【選択図】 図１

Description

本発明は、ベースバンド帯域からＲＦ（高周波）帯域における、アナログ回路、デジタル回路あるいはアナログ・デジタル混載回路を構成する半導体素子が形成された半導体装置に関するもので、特に素子間・ブロック間の信号干渉を防ぐ半導体装置に関する。

近年、携帯電話や携帯情報端末で使用されるモジュールに対する小型化・低コスト化の要望はますます強くなってきている。これに対応するために、チップレイアウトの面積縮小、高周波・ベースバンドの１チップ化、及びデジタル・アナログ混載チップ化が推進されている。しかしながら、このような構成をとる半導体装置においては、素子間、ブロック間、あるいはチップ間での信号間干渉が増大し、信号処理に支障がきたされるため、良好なアイソレーション対策を講じる必要が生じる。

このようなアイソレーション確保の目的で報告された素子分離に関する従来の技術としては、非特許文献１に記載の半導体装置がある。この半導体装置では、図１１の半導体装置の断面図に示されるように、コレクタ電極１１０と接続されたコレクタ層１１１と、エミッタ電極１２０と接続されたエミッタ層１２１と、ベース電極１３０と接続されたベース層１３１とが半導体基板１００に形成され、バイポーラトランジスタが半導体素子として形成されている。また、このバイポーラトランジスタを挟み込むように、半導体基板１００表面に対して垂直な深さ方向（図１１のＹ方向）のトレンチ１４０が半導体基板１００に形成されており、トレンチ１４０には絶縁物が埋め込まれている。これにより、半導体基板１００表面に対して平行な横方向（図１１のＸ方向）への信号干渉を防ぐことができる。さらに、バイポーラトランジスタが形成された領域、つまり２つのトレンチ１４０で挟まれた素子領域の下方には、ｐｎ接合による空乏層が設けられている。これにより、深さ方向への信号干渉を防ぐことができる。

また、素子分離に関する別の技術としては、特許文献１に記載の半導体装置がある。この半導体装置では、図１２の半導体装置の断面図に示されるように、光電変換素子が形成された第１素子領域２１０及び第２素子領域２２０と、トレンチ２３０が形成された素子分離領域とがシリコン基板２００上に形成されている。また、素子分離領域のトレンチ２３０内部には絶縁物及び金属層２３１が形成されており、金属層２３１の下端はシリコン基板２００と第１素子領域２１０及び第２素子領域２２０との界面に隣接して位置する。これにより、素子分離領域の低インピーダンス化を実現し、隣接画素間のクロストークを防ぐことができる。
菅野卓雄監修、伊藤隆司編著 ULSIデバイス・プロセス技術 初版 電子情報通信学会 平成９年６月１日発行 p179 図5.4 特開平４−２２６０５２号公報

ところで、通常、アナログ回路やデジタル回路では、半導体素子が形成された素子領域から発生した信号は、基板、基板表面あるいは基板表面付近についた寄生容量や抵抗によって、その他の素子領域に伝播する。この信号は、信号発生素子以外の素子、回路あるいはチップにとってはノイズとなって、他の信号発生素子等の信号の質を劣化させる。特に、この問題は、モジュールのレイアウト面積縮小、アナログ・デジタル混載チップ化、及びＲＦ（高周波）ベースバンドの１チップ化が推進されるほど、より顕著になる。そして、このような問題に対し、従来の半導体装置では、深さ方向のトレンチを形成し、これを素子間に区切りを入れて電気的に分離する横方向の分離素子として使用することで、横方向への信号拡散を防止している。また、素子の直下にｐｎ接合による容量を設け、信号成分に対して高インピーダンス化することで、深さ方向への信号拡散を防止している。つまり、素子領域の周囲に容量を形成することで、信号拡散を防止している。

しかしながら、昨今の通信機器では、信号にＲＦ（高周波）信号が使用されているため、容量による分離では、十分高いインピーダンスを確保することができない。その結果、従来の半導体装置では、高周波信号の拡散を十分に防止できず、つまり良好な高周波信号の分離特性を得ることができず、高周波信号の劣化を防止することができない。

そこで、本発明は、かかる問題点に鑑み、良好な高周波信号の分離特性を有する半導体装置を提供することを目的とする。

上記目的を達成するために、本発明の半導体装置は、半導体素子がそれぞれ形成された２つの素子領域と、前記２つの素子領域を分離する素子分離領域とを備え、前記素子領域及び前記素子分離領域は、半導体基板の表面側に形成され、前記素子分離領域は、電位が固定された金属層と、前記半導体基板の表面から深さ方向に延び、前記金属層を覆う絶縁層とを有し、前記金属層は、深さ方向に向けて前記絶縁層から突出していることを特徴とする。ここで、前記素子分離領域には、トレンチが形成され、前記絶縁層は、前記トレンチ内に前記トレンチの側壁を覆うように位置し、前記金属層は、前記絶縁層により側壁が覆われた前記トレンチ内に位置し、前記金属層は、前記トレンチ底部において前記絶縁層から突出していてもよい。

これにより、横方向に拡散する高周波信号が絶縁層により遮断され、かつ深さ方向に拡散する高周波信号が突出した金属層により十分に吸収されるので、良好な高周波信号の分離特性を有する半導体装置を実現することができる。また、深さ方向への高周波信号の拡散を防止するために、素子領域として例えばウェル領域等を設け、ｐｎ接合を形成する必要が無くなるので、製造が容易な半導体装置を実現することができる。さらに、チップサイズパッケージにおける基板グラウンドを確保する電位固定手段として金属層を使用することができるので、安定した回路動作を維持しつつ小型化することが可能な半導体装置を実現することができる。

また、前記素子分離領域には、第１トレンチと、前記第１トレンチを挟んで前記素子領域と反対側に位置し、前記第１トレンチよりも深い第２トレンチとが形成され、前記絶縁層は、前記第１トレンチ内に位置し、前記金属層は、前記第２トレンチ内に位置してもよい。

これにより、１つのトレンチ内に金属層及び絶縁層を形成する場合と比較して金属層及び絶縁層の膜厚及び深さ等の制御が容易になるので、歩留まりの高い半導体装置を実現することができる。

また、前記金属層が形成されたトレンチ内には、空隙が形成されてもよい。
これにより、半導体装置の製造工程における金属層の膨張による、素子分離領域が形成された半導体基板の破壊を防止することができる。つまり、歩留まりの高い半導体装置を実現することができる。

また、前記素子分離領域は、さらに、前記突出した金属層と接するオーミックコンタクトを有してもよい。

これにより、金属層は低抵抗部分と接触し、金属層により多くの高周波信号が吸収されるので、高周波信号の分離特性を向上させることができる。

また、前記素子領域及び前記素子分離領域の界面には、ｐｎ接合が形成され、前記ｐｎ接合は、前記絶縁層の下端よりも浅い深さに位置するように、前記素子領域の下方に形成されてもよい。

これにより、素子領域直下にｐｎ接合による容量が形成され、半導体装置のアイソレーション効果を更に高めることができるので、高周波信号の分離特性を更に向上させることができる。

また、前記素子分離領域は、さらに、高抵抗領域を有し、前記素子領域は、前記絶縁層の下端よりも浅い深さに位置するように、前記素子領域の下方に形成されてもよい。

これにより、素子領域直下に高抵抗な部分が形成され、半導体装置のアイソレーション効果を高めることができるので、高周波信号の分離特性を向上させることができる。

本発明に係る半導体装置によれば、良好な高周波信号の分離特性を有する半導体装置を実現することができる。また、製造が容易な半導体装置を実現することができる。また、安定した回路動作を維持しつつ小型化することが可能な半導体装置を実現することができる。また、歩留まりの高い半導体装置を実現することができる。

なおこれらの効果は、周波数帯域や使用システムによって限定されるものではない。また、素子直下の断面構造によって、制限を受けるものでもない。

以下、本発明の実施の形態における半導体装置について、図面を参照しながら説明する。

（第１の実施の形態）
図１は、第１の実施の形態における半導体装置の断面図である。

この半導体装置では、トランジスタ等の高周波回路を構成する半導体素子がそれぞれ形成された複数の素子領域１と、素子領域１と隣接して位置し、素子領域１を分離する素子分離領域２とが半導体基板３の表面側に形成されている。このとき、素子領域１及び素子分離領域２は、半導体基板３と同じ導電型を有する。

素子分離領域２には、素子領域１を挟み込むように素子領域１の側端（図１のＸ方向における端部）と接してトレンチ４が形成されており、トレンチ４内部には金属層５及び絶縁層６が形成されている。このとき、絶縁層６は、金属層５側面及びトレンチ４側壁を覆うように金属層５とトレンチ４側壁との間に位置する。すなわち、トレンチ４内部には、半導体基板３の表面から深さ方向（図１のＹ方向）、つまり下方に向けて伸び、金属層５を覆う絶縁層６が形成されている。

ここで、半導体基板３表面からの金属層５及び絶縁層６下端の深さは異なり、金属層５下端の深さは絶縁層６下端の深さよりも深い。つまり、金属層５は、トレンチ４底部において、素子領域１の下方に向けて絶縁層６から突出している。これにより、金属層５が絶縁層６から突出していない場合と比較して、金属層５と半導体基板３との接触面積は大きくなる。また、金属層５の半導体基板３表面に露出した部分は電源ライン７に接続されており、金属層５の電位は所定の電位に固定されている。なお、金属層５は、アースラインに接続されていてもよい。

以上のように本実施の形態の半導体装置において、素子領域１に形成されたトランジスタ等のデバイスが動作している場合、素子領域１より信号が発生するが、従来の半導体装置のように、素子領域１より発生した信号の一部が、半導体基板３、半導体基板３表面あるいは半導体基板３表面付近についた寄生容量や寄生抵抗を介して、他の素子領域１へと拡散していかない。つまり、素子領域１はノイズ源とならない。その結果、良好な高周波信号の分離特性を有する半導体装置を実現することができる。これは、内部に金属層５が形成されたトレンチ４を素子分離領域２に形成し、金属層５の電位を固定したことに起因する。すなわち、本実施の形態の半導体装置では、従来の半導体装置のように、トレンチ４自身が横方向（図１のＸ方向）の寄生容量として機能しないために、絶縁層６により半導体基板３の表面付近における横方向への信号拡散が防がれるのである。また、半導体基板３の深さ方向へと拡散する信号はトレンチ４底部を回り込むことで、他の素子領域１に伝播するが、低インピーダンスの金属層５が拡散信号の回り込み経路に突出し、またその突出した金属層５が半導体基板３との接触面積を十分に持つため、トレンチ４底部を回り込む信号が吸収され、深さ方向への信号拡散が防がれるのである。

また、本実施の形態の半導体装置において、内部に金属層５及び絶縁層６が形成されたトレンチ４により半導体基板３の深さ方向への信号拡散を防止する。よって、信号拡散を防止するために、素子領域１の断面構成や素子領域１直下の断面構成を調節する必要が無くなる。つまり、従来の半導体装置のように、素子領域１として例えばウェル領域等の半導体基板３の導電型と異なる導電型の部分を設け、ｐｎ接合を形成する必要が無くなるので、製造が容易な半導体装置を実現することができる。つまり、低コストの半導体装置を実現することが可能になる。

また、チップの小型化が進むにつれ、レイアウト面積の縮小だけでなく、パッケージにも改良が施され、昨今では、チップサイズパッケージが使用されている。このようなチップサイズパッケージでは、半導体チップとパッケージとのインターフェースは、従来のパッケージのように回路の形成されていない基板裏面からではなく、回路の形成された基板表面からとられる。よって、従来の半導体装置にチップサイズパッケージを使用した場合、基板グラウンドを十分にとることができず、回路動作の安定性に影響を与える。しかしながら、本実施の形態の半導体装置において、半導体基板３と接触する金属層５は、半導体基板３表面で電源ライン７と接続する。よって、チップサイズパッケージにおける基板グラウンドを確保する電位固定手段として金属層５を使用することができるので、安定した回路動作を維持しつつ小型化することが可能な半導体装置を実現することができる。

なお、本実施の形態の半導体装置において、トレンチ４内には空隙が形成されてもよい。例えば、図２の半導体装置の断面図に示されるように、金属層５内に空隙２０が形成されてもよい。これにより、半導体装置の製造工程における金属層５の膨張による半導体基板３の破壊を防止することができる。

また、本実施の形態の半導体装置において、トレンチ４内には樹脂等の軟質材料から構成される吸収部材が形成されてもよい。例えば、図３の半導体装置の断面図に示されるように、金属層５内に吸収部材２１が形成されてもよい。これにより、半導体装置の製造工程における金属層５の膨張による半導体基板３の破壊を防止することができる。

（第２の実施の形態）
図４は、第２の実施の形態における半導体装置の断面図である。

本実施の形態の半導体装置は、突出した金属層の周囲に半導体基板よりも低抵抗な部分が形成されるという点で第１の実施の形態の半導体装置と異なる。

この半導体装置では、素子領域１と素子分離領域２とが半導体基板３の表面側に形成されている。

素子分離領域２には、トレンチ４が形成されており、トレンチ４内部には金属層５及び絶縁層６が形成されている。金属層５の半導体基板３表面に露出した部分は電源ライン７に接続されており、金属層５の電位は所定の電位に固定されている。

また、素子分離領域２には、金属層５の絶縁層６から突出した部分と接触するオーミックコンタクト８が、金属層５の突出した部分を取り囲むように形成されている。このオーミックコンタクト８は、例えば半導体基板３と同じ導電型の不純物を半導体基板３内に高濃度に注入することにより形成される。

以上のように本実施の形態の半導体装置において、金属層５は半導体基板３の低抵抗部分に接触する。よって、金属層５により多くの高周波信号が吸収され、半導体装置のアイソレーション効果を高めることができるので、高周波信号の分離特性を向上させることができる。

（第３の実施の形態）
図５は、第３の実施の形態における半導体装置の断面図である。

本実施の形態の半導体装置は、素子領域の下方にｐｎ接合が形成されるという点で第２の実施の形態の半導体装置と異なる。

この半導体装置では、トランジスタ等の高周波回路を構成する半導体素子がそれぞれ形成された複数の素子領域１１と、素子領域１１と隣接して位置し、素子領域１１を分離する素子分離領域１２とが半導体基板３の表面側に形成されている。このとき、素子分離領域１２は半導体基板３と同じ導電型を有し、素子領域１１は半導体基板３と異なる導電型を有する。例えば素子分離領域１２及び半導体基板３はｐ型の導電型を有し、素子領域１１はｎ型の導電型を有する。

素子分離領域１２には、トレンチ４及びオーミックコンタクト８が形成されており、トレンチ４内部には金属層５及び絶縁層６が形成されている。金属層５の半導体基板３表面に露出した部分は電源ライン７に接続されており、金属層５の電位は所定の電位に固定されている。

ここで、素子領域１１及び素子分離領域１２の界面のｐｎ接合は、トレンチ４底部よりも浅く、さらに絶縁層６の下端よりも浅い深さに位置し、素子領域１１は絶縁層６及びｐｎ接合により取り囲まれている。

以上のように本実施の形態の半導体装置において、素子領域１１及び素子分離領域１２は、異なる導電型を有する。よって、素子領域１１直下にｐｎ接合による容量が形成され、深さ方向（図５のＹ方向）への信号拡散を防止し、半導体装置のアイソレーション効果を更に高めることができるので、高周波信号の分離特性を更に向上させることができる。

（第４の実施の形態）
図６は、第４の実施の形態における半導体装置の断面図である。

本実施の形態の半導体装置は、素子領域の下方に半導体基板よりも高抵抗な部分が形成されるという点で第２の実施の形態の半導体装置と異なる。

この半導体装置では、素子領域１と素子分離領域２とが半導体基板３の表面側に形成されている。

素子分離領域２には、トレンチ４及びオーミックコンタクト８が形成されており、トレンチ４内部には金属層５及び絶縁層６が形成されている。金属層５の半導体基板３表面に露出した部分は電源ライン７に接続されており、金属層５の電位は所定の電位に固定されている。

また、素子分離領域２には、素子領域１直下に位置するように、半導体基板３よりも高抵抗の高抵抗部９が形成されている。

ここで、高抵抗部９は、トレンチ４底部よりも浅く、さらに絶縁層６の下端よりも浅い深さに位置し、素子領域１は絶縁層６及び高抵抗部９により取り囲まれている。

以上のように本実施の形態の半導体装置において、素子領域１の下方に高抵抗部９が形成される。よって、深さ方向（図６のＹ方向）への信号拡散を防止し、半導体装置のアイソレーション効果を高めることができるので、高周波信号の分離特性を向上させることができる。

（第５の実施の形態）
図７は、第５の実施の形態における半導体装置の断面図である。

本実施の形態の半導体装置は、金属層及び絶縁層が異なるトレンチの内部に形成されるという点で第１の実施の形態の半導体装置と異なる。

この半導体装置では、素子領域１と素子分離領域２とが半導体基板３の表面側に形成されている。

素子分離領域２には、素子領域１を挟み込むように素子領域１の側端（図７のＸ方向における端部）と接して第１トレンチ１４ａが形成され、第１トレンチ１４ａを挟んで素子領域１と反対側に第２トレンチ１４ｂが形成されており、第２トレンチ１４ｂ内部には金属層５が形成され、第１トレンチ１４ａ内部には絶縁層６が形成されている。

ここで、第１トレンチ１４ａ及び第２トレンチ１４ｂの深さは異なり、第２トレンチ１４ｂの深さは第１トレンチ１４ａの深さよりも深い。つまり、第２トレンチ１４ｂの底部は、素子領域１の下方（図７のＹ方向）に向けて第１トレンチ１４ａの底部から突出している。これにより、絶縁層６から素子領域１の下方に向けて突出した金属層５が形成される。金属層５の半導体基板３表面に露出した部分は電源ライン７に接続されており、金属層５の電位は所定の電位に固定されている。

以上のように本実施の形態の半導体装置において、金属層５及び絶縁層６は異なるトレンチ内に形成される。よって、１つのトレンチ内に形成する場合と比較して金属層５及び絶縁層６の膜厚及び深さの制御が容易になるので、歩留まりの高い半導体装置を実現することが可能となる。また、素子領域１間の距離を変更して寄生容量を容易に変更することができるので、設計自由度の高い半導体装置を実現することが可能となる。例えば素子間距離を長くして寄生容量を低減することができる。

なお、本実施の形態の半導体装置において、第１トレンチ１４ａは第２トレンチ１４ｂと素子領域１との間に複数形成されてもよいし、第２トレンチ１４ｂは第１トレンチ１４ａ間に複数形成されてもよい。

また、本実施の形態の半導体装置において、第２トレンチ１４ｂの深さは第１トレンチ１４ａの深さよりも深いとした。しかし、第２トレンチ１４ｂの深さは第１トレンチ１４ａの深さと同等であってもよい。

また、本実施の形態の半導体装置において、第２トレンチ１４ｂ内には空隙が形成されてもよい。これにより、半導体装置の製造工程における金属層５の膨張による半導体基板３の破壊を防止することができる。

また、本実施の形態の半導体装置において、第２トレンチ１４ｂ内には樹脂等の軟質材料から構成される吸収部材が形成されてもよい。これにより、半導体装置の製造工程における金属層５の膨張による半導体基板３の破壊を防止することができる。

また、本実施の形態の半導体装置は、図８の半導体装置の断面図に示されるように、第２の実施の形態の半導体装置のような構造を素子分離領域が有していてもよい。つまり、素子分離領域２にオーミックコンタクト８が形成されてもよい。

また、本実施の形態の半導体装置は、図９の半導体装置の断面図に示されるように、第３の実施の形態の半導体装置のような素子領域及び素子分離領域を有していてもよい。つまり、異なる導電型の素子領域１１及び素子分離領域１２が半導体基板３に形成され、素子領域１１の下方に位置するｐｎ接合が形成されてもよい。

また、本実施の形態の半導体装置は、図１０の半導体装置の断面図に示されるように、第４の実施の形態の半導体装置のような構造の素子分離領域を有していてもよい。つまり、素子領域１の下方に位置する高抵抗部９が素子分離領域２に形成されてもよい。

（実施例）
次に、本実施の形態の半導体装置の具体例を、実施例によって示す。

本実施例の半導体装置では、ＨＢＴ（Hetero Bipolar Transistor）を使用した電力増幅素子が形成されたｐ型の素子領域と、ｐ型の素子分離領域とがｐ型のシリコン基板に形成されている。

素子分離領域には、トレンチが形成されており、トレンチ内部にはアルミニウムから構成される深さ３．２μｍの金属層と、ＣＶＤ法で堆積させたＳｉＯ₂から構成される深さ３．０μｍの絶縁層とが形成されている。このとき、０．２μｍの金属層が、トレンチ底部において、素子領域の下方に向けて絶縁層から突出する。

ここで、金属層の半導体基板表面に露出した部分はアースラインに接続されており、金属層の電位はグラウンドに固定されている。

以上のような構造を有する半導体装置を用いて、同一半導体基板内の隣り合う素子領域の表面上に設けられたアルミニウムパッドを用いてノイズ測定を行った。その結果、従来の半導体装置よりもノイズ量が低減していることが確認された。また、トレンチ底部の突出した金属層と接する部分に硼素を高不純物濃度で注入することによりオーミックコンタクトを設けた構成では、さらに良好な高周波信号の分離特性を確認した。

以上、本発明の半導体装置について、実施の形態に基づいて説明したが、本発明は、この実施の形態の限定されるものではない。本発明の要旨を逸脱しない範囲内で当業者が思いつく各種変形を施したものも本発明の範囲内に含まれる。

本発明は、半導体装置に利用でき、特にベースバンド帯域からＲＦ帯域における、アナログ回路、デジタル回路あるいはアナログ・デジタル混載回路を構成する半導体素子が形成された半導体装置等に利用することができる。

本発明の第１の実施の形態における半導体装置の断面図である。 同実施の形態における半導体装置の第１変形例の半導体装置の断面図である。 同実施の形態における半導体装置の第２変形例の半導体装置の断面図である。 本発明の第２の実施の形態における半導体装置の断面図である。 本発明の第３の実施の形態における半導体装置の断面図である。 本発明の第４の実施の形態における半導体装置の断面図である。 本発明の第５の実施の形態における半導体装置の断面図である。 同実施の形態における半導体装置の第１変形例の半導体装置の断面図である。 同実施の形態における半導体装置の第２変形例の半導体装置の断面図である。 同実施の形態における半導体装置の第３変形例の半導体装置の断面図である。 非特許文献１に記載の従来の半導体装置の断面図である。 特許文献１に記載の従来の半導体装置の断面図である。

符号の説明

１、１１ 素子領域
２、１２ 素子分離領域
３、１００ 半導体基板
４、１４０、２３０ トレンチ
５、２３１ 金属層
６ 絶縁層
７ 電源ライン
８ オーミックコンタクト
９ 高抵抗部
１４ａ 第１トレンチ
１４ｂ 第２トレンチ
２０ 空隙
２１ 吸収部材
１１０ コレクタ電極
１１１ コレクタ層
１２０ エミッタ電極
１２１ エミッタ層
１３０ ベース電極
１３１ ベース層
２００ シリコン基板
２１０ 第１素子領域
２２０ 第２素子領域

Claims (7)

1. 半導体素子がそれぞれ形成された２つの素子領域と、
   前記２つの素子領域を分離する素子分離領域とを備え、
   前記素子領域及び前記素子分離領域は、半導体基板の表面側に形成され、
   前記素子分離領域は、電位が固定された金属層と、前記半導体基板の表面から深さ方向に延び、前記金属層を覆う絶縁層とを有し、
   前記金属層は、深さ方向に向けて前記絶縁層から突出している
   ことを特徴とする半導体装置。
2. 前記素子分離領域には、トレンチが形成され、
   前記絶縁層は、前記トレンチ内に前記トレンチの側壁を覆うように位置し、
   前記金属層は、前記絶縁層により側壁が覆われた前記トレンチ内に位置し、
   前記金属層は、前記トレンチ底部において前記絶縁層から突出している
   ことを特徴とする請求項１に記載の半導体装置。
3. 前記素子分離領域には、第１トレンチと、前記第１トレンチを挟んで前記素子領域と反対側に位置し、前記第１トレンチよりも深い第２トレンチとが形成され、
   前記絶縁層は、前記第１トレンチ内に位置し、
   前記金属層は、前記第２トレンチ内に位置する
   ことを特徴とする請求項１に記載の半導体装置。
4. 前記金属層が形成されたトレンチ内には、空隙が形成される
   ことを特徴とする請求項２又３に記載の半導体装置。
5. 前記素子分離領域は、さらに、前記突出した金属層と接するオーミックコンタクトを有する
   ことを特徴とする請求項２又は３に記載の半導体装置。
6. 前記素子領域及び前記素子分離領域の界面には、ｐｎ接合が形成され、
   前記ｐｎ接合は、前記絶縁層の下端よりも浅い深さに位置するように、前記素子領域の下方に形成される
   ことを特徴とする請求項５に記載の半導体装置。
7. 前記素子分離領域は、さらに、高抵抗領域を有し、
   前記素子領域は、前記絶縁層の下端よりも浅い深さに位置するように、前記素子領域の下方に形成される
   ことを特徴とする請求項５に記載の半導体装置。

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