JPH0799337A

JPH0799337A - 受光素子

Info

Publication number: JPH0799337A
Application number: JP5240896A
Authority: JP
Inventors: Motohiko Yamamoto; 元彦山本; Masaru Kubo; 勝久保; Naoki Fukunaga; 直樹福永
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1993-09-28
Filing date: 1993-09-28
Publication date: 1995-04-11

Abstract

(57)【要約】【構成】高比抵抗のＮ型シリコン基板４上に、格子状
のＰ型埋め込みアノード拡散層１を形成する。その後、
Ｐ型アノード引き出し拡散層３及びＮ型エピタキシャル
層５を形成し、Ｎ型拡散層２を形成する。【効果】高耐ノイズ性を有し、接合容量が低く、高速
応答速度の受光素子を得ることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、受光素子に関するもの
であり、特に受光素子の耐ノイズ性を向上させるための
技術に関するものである。

【０００２】

【従来の技術】図７は、従来の一般的な受光素子である
フォトダイオードの断面図であり、Ｎ型シリコン基板２
０にＰ型埋め込みアノード拡散層２１を設けた構造とな
っている。この図７に示すフォトダイオードを、信号処
理回路に接続する場合、通常、図６に示す構成をとる。
図６はフォトダイオードと信号処理回路（ＩＣ）との接
続状態を示す図である。

【０００３】図７に示すフォトダイオードでは、Ｐ型埋
め込みアノード拡散層２１がチップ表面に露出している
ため、フォトダイオードに入る外来ノイズは主として、
フォトダイオードのアノード側に入る。このため、図６
において、外来ノイズは信号処理回路３０の入力部に入
ることになり、誤動作が生じ易い。

【０００４】この様な問題点を解決するためのフォトダ
イオード構造として、図８に示すような構造が考えられ
る。この構造においては、Ｐ型埋め込みアノード拡散層
２１をＮ型シリコン基板２０とＮ型エピタキシャル層２
２との間に埋め込み、アノード引き出し拡散層２３によ
り、電極を引き出す構造としている。このような構造に
することにより、フォトダイオードに入る外来ノイズ
は、主としてカソード側に入ることになる。このため、
図６の構成をとった場合、外来ノイズはフォトダイオー
ド３１のバイアス電源側に入ることになり、誤動作は生
じにくくなるしかし、図８に示すフォトダイオードで
は、以下のような問題が新たに発生する。即ち、Ｐ型埋
め込みアノード拡散層２１とＮ型半導体基板２０又はＮ
型エピタキシャル層２２とで形成されるＰＮ接合の接合
面積が図７に示す構造の約２倍になるため、接合容量も
約２倍になる。このため、接合容量の増大が回路機能に
悪影響を与えるような用途には適用することができな
い。

【０００５】

【発明が解決しようとする課題】フォトダイオードの接
合容量を低減するための方法として、特公昭５９−１２
０３４に開示されているような、Ｐ型埋め込みアノード
拡散層２１を島状に分割する方法がある。図９にＰ型埋
め込みアノード拡散層２１を島状に分割したフォトダイ
オードの断面図を示す。図９において、２６は絶縁層で
ある。

【０００６】しかし、図９に示すフォトダイオードに
は、以下のような問題点がある。即ち、分割したＰ型埋
め込みアノード拡散層２１，２１間をメタル配線２５で
結線する必要があるが、そのメタル配線下方は、有効受
光領域とはならないため、フォトダイオードのチップ面
積が増大する。また、このメタル配線２５が、フォトダ
イオードのチップ表面に露出しているため、外来ノイズ
が飛び込むという問題点がある。従って、図９に示すフ
ォトダイオードでは低ノイズ化を十分達成することがで
きず、チップサイズの増大によりコストアップも生じ
る。

【０００７】本発明は、耐ノイズ性の高い、埋め込みア
ノード拡散層を有するフォトダイオードにおいて、光感
度等の他の特性に影響を与えることなく、接合容量を大
幅に低減することができる手段を提供することを目的と
する。

【０００８】

【課題を解決するための手段】請求項１記載の本発明の
受光素子は、第１導電型の半導体基板と、該半導体基板
に埋め込まれた、複数の第２導電型の第１半導体層と、
隣接する該第１半導体層間を電気的に接続する第２導電
型の第２半導体層と、上記半導体基板，第１半導体層及
び第２半導体層上に形成された第１導電型の第３半導体
層とを有することを特徴とするものである。

【０００９】また、請求項２記載の本発明の受光素子
は、上記第１半導体層間の距離ｄが、ｄ＜２（ｄｘ＋
Ｌ）（ｄｘ：第１半導体層と半導体基板との間で広がる
空乏層幅、Ｌ：半導体基板中の少数キャリア拡散長）を
満たすことを特徴とする、請求項１記載の受光素子であ
る。

【００１０】更に、請求項３記載の本発明の受光素子
は、上記半導体基板の表面に信号処理回路とともに形成
されたことを特徴とする、請求項１記載の受光素子であ
る。

【００１１】

【作用】本発明によれば、フォトダイオードのアノード
拡散層となる部分が複数に分割され、且つ、同じ導電型
層によって接続されているので、耐ノイズ性が高く、接
合容量を大幅に低減することができる。

【００１２】

【実施例】以下、一実施例に基づいて、本発明を詳細に
説明する。

【００１３】図１は本発明の第１実施例の受光素子の平
面図、図２は本発明の第２実施例の受光素子の平面図、
図３は図１に示す受光素子の断面図、図４は本発明に係
る受光素子の設計方法の説明に供する図、図５は本発明
に係る受光素子と信号処理回路であるＮＰＮトランジス
タとが同一半導体基板に形成して成る半導体装置の断面
図である。また、図１乃至図５において、１はＰ型埋め
込みアノード拡散層、２はＮ型拡散層、３はＰ型アノー
ド引き出し拡散層、４はＮ型シリコン基板、５はＮ型エ
ピタキシャル層、６はカソード拡散層、７はＰ型ウエル
拡散層、８はＮ型埋め込み拡散層、９は素子間分離用Ｐ
型埋め込み拡散層、１０は不活性ベース拡散層、１１は
活性ベース拡散層、１２はエミッタ拡散層、１３はコレ
クタ補償領域、１４は空乏層領域を示す。

【００１４】本発明は、第１の実施例において、図１に
示すように、Ｐ型埋め込みアノード拡散層１が格子状の
パターンとなっており、第２の実施例において、図２に
示すように、Ｐ型埋め込みアノード拡散層１を島状部分
とこの島状部分を接継するような領域とから成るパター
ンとなっていることを特徴としている。このような構造
をとることにより、従来例である、図９に示すように、
Ｐ型埋め込みアノード拡散層１をメタル配線２５で接続
する必要がなくなり、より小さなフォトダイオードチッ
プ面積で、同等の光感度を得ながら、接合容量を低減す
るとともに、耐ノズル性を向上させることが可能であ
る。

【００１５】図１に示す構造において、所望の特性を得
るためには、格子状のＰ型埋め込みアノード拡散層１の
パターン距離（以下、「パターン距離」と略す。）ｄの
設計が重要である。例えば、前述の特公昭５９−１２０
３４においては、パターン距離ｄは少数キャリア拡散長
Ｌと同程度以下の距離とすればよいことが示されてお
り、拡散定数Ｄ_P＝１０ｃｍ²／ｓｅｃ，ライフタイムτ
_P＝２×１０^-5ｓｅｃでＬ_P＝１４１μｍとなっている。

【００１６】しかし、本発明においては、Ｎ型シリコン
基板４の比抵抗を高抵抗とすることにより、図３に示
す、パターン距離ｄを従来に比べて、大きくすることが
できることを以下に示す。

【００１７】まず、Ｐ型埋め込みアノード拡散層１とＮ
型シリコン基板４との間で広がる空乏層内で発生する光
キャリアは、ほぼ１００％光電流に寄与し、光キャリア
の移動速度は電界によるドリフト速度であるので十分速
い。このことより、パターン距離ｄは、図４（ａ）に示
すように，ＰＮ接合部で広がる空乏層が相互に接続する
ような距離２ｄｘ（ｄｘは、Ｐ型埋め込みアノード拡散
層１とＮ型シリコン基板４との間で広がる空乏層幅）で
あれば、光感度、応答速度等の主要な特性には、悪影響
が生じないことは明らかである。

【００１８】また、図４（ｂ）に示すように、空乏層が
相互に接続されていない場合にも、空乏層間の距離ｄｓ
がＮ型シリコン基板４内の少数キャリア拡散長Ｌに対し
て十分短かければ、光感度、応答速度に与える悪影響は
小さいと考えられる。

【００１９】以上のことより、パターン距離ｄは、ｄ＜
２（ｄｘ＋Ｌ）の範囲で設計すればよい。

【００２０】また、本発明では、Ｎ型シリコン基板４を
高比抵抗とすることにより、空乏層幅ｄｘ及び少数キャ
リア拡散長Ｌを増加させ、パターン距離ｄを従来より大
きくしても、フォトダイオードの特性の劣化を抑制する
ことを可能とした。例えば、Ｎ型シリコン基板４の比抵
抗を１００Ωｃｍとすれば、逆バイアス電圧を５Ｖとす
るとｄｘは２２μｍ，Ｌ_PはＤ_P＝１１ｃｍ²／ｓｅｃ，
τ_P＝１×１０^-6ｓｅｃとすると３３２μｍとなり、上
記パターン距離ｄを大きくすることができ、従来より一
層接合容量低減が可能になる。

【００２１】一方、図９に示す特公昭５９−１２０３４
の例では、Ｎ型シリコン基板４を高比抵抗化すること
は、次の理由で困難である。即ち、ＰＮ接合部が表面に
露出しており、表面近傍の空乏層領域が増大すると、Ｓ
ｉＯ₂−Ｓｉの界面準位の寄与による暗電流の増大を招
く。また、表面が高比抵抗であると、チャージやイオン
の影響による特性変動が顕著となる。尚、高比抵抗と
は、数１０Ωｃｍ以上をいう。

【００２２】次に、図５に示す、信号処理回路であるＮ
ＰＮトランジスタと受光素子とが同一半導体基板に形成
して成る半導体装置の製造工程について説明する。

【００２３】まず、ＮＰＮトランジスタは、高比抵抗の
Ｎ型シリコン基板４にＰ型ウエル拡散層７を形成し、こ
のＰ型ウエル拡散層７中にＮ型埋め込み拡散層８を形成
し、素子間分離用Ｐ型埋め込み拡散層９をフォトダイオ
ードのＰ型埋め込みアノード拡散層１と同時に形成す
る。

【００２４】次いで、コレクタ補償領域１３，不活性ベ
ース拡散層１０（本実施例では、フォトダイオードのＰ
型アノード引き出し拡散層３素子間分離用Ｐ型埋め込み
拡散層９と同時に形成），活性ベース拡散層１１，エミ
ッタ拡散層１２（本実施例では、フォトダイオードの表
面シールドのためのＮ型拡散層２と同時に形成）等を順
次行う。

【００２５】尚、上述の本実施例に対し、導電型を逆に
した場合にも本発明を適用することは明らかである。

【００２６】

【発明の効果】以上、詳細に説明した様に、高耐ノイズ
性を有し、接合容量が低く、高速応答速度の受光素子を
実現することができる。

【００２７】また、同一基板上に受光素子と信号処理回
路を形成することにより、小型化およびコストの低減が
実現できる。また、受光素子と信号処理回路を接続する
ワイヤ結線を、ＩＣ内部の配線に置き換えることができ
るため、外来ノイズに対する耐性が向上する。

【図面の簡単な説明】

【図１】本発明の一実施例の受光素子の平面図である。

【図２】本発明の他の実施例の受光素子の平面図であ
る。

【図３】図１に示す受光素子の略断面図である。

【図４】本発明に係る受光素子の設計方法の説明に供す
る図である。

【図５】本発明に係る受光素子とＮＰＮトランジスタと
が同一半導体基板に形成して成る半導体装置の断面図で
ある。

【図６】受光素子と信号処理回路との接続状態を示す図
である。

【図７】第１の従来の受光素子の断面図である。

【図８】第２の従来の受光素子の断面図である。

【図９】第３の従来の受光素子の断面図である。

【符号の説明】

１Ｐ型埋め込みアノード拡散層２Ｎ型拡散層３Ｐ型アノード引き出し拡散層４Ｎ型シリコン基板５Ｎ型エピタキシャル層６カソード拡散層７Ｐ型ウエル拡散層８Ｎ型埋め込み拡散層９素子間分離用Ｐ型埋め込み拡散層１０不活性ベース拡散層１１活性ベース拡散層１２エミッタ拡散層１３コレクタ補償領域１４空乏層領域

Claims

【特許請求の範囲】

【請求項１】第１導電型の半導体基板と、該半導体基板に形成された、複数の島状の第２導電型の
第１半導体層と、隣接する該第１半導体層間を電気的に接続する第２導電
型の第２半導体層と、上記半導体基板，第１半導体層及び第２半導体層上に形
成された第１導電型の第３半導体層とを有することを特
徴とする受光素子。
【請求項２】上記第１半導体層間距離ｄが下式を満た
すことを特徴とする、請求項１記載の受光素子。ｄ＜２（ｄｘ＋Ｌ）ｄｘ：第１半導体層と半導体基板との間で広がる空乏層
幅Ｌ：半導体基板中の少数キャリア拡散長
【請求項３】上記半導体基板の表面に信号処理回路と
ともに形成されたことを特徴とする、請求項１記載の受
光素子。