KR100333107B1 - 반도체장치 - Google Patents

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Abstract

본 발명에는 플라즈마 공정을 사용하는 도중, MOS 트랜지스터(22)에 인가된 전하에 기인한 MOS 트랜지스터(22)의 게이트절연막(14)의 손상 또는 열화를 방지하는 반도체장치가 개시되어 있다. 상기의 목적을 달성하기 위하여, 본 발명에 의한 반도체장치는, MOS 트랜지스터(22)로부터 제공된 전하의 일부분을 분담하는 보호소자(23)를 포함한다. 상기 보호소자(23)는 MOS 트랜지스터(22)의 게이트절연막(14)으로 흘러간 전하량을 감소시켜, 따라서, 게이트절연막(14)의 손상 정도를 감소시킨다.

Description

반도체장치{ SEMICONDUCTOR DEVICE }
본 발명은 반도체장치에 관한 것으로서, 더욱 상세하게는 플라즈마 공정중에서 MOS트랜지스터의 대전에 기인한 게이트절연막의 열화 또는 손상이 방지되도록 한 반도체 장치에 관한 것이다.
플라즈마 공정은 대부분의 반도체 제조시에 채택된다. 그러나, 플라즈마 공정은 MOS디바이스의 게이트절연막에 대한 손상을 유발하므로, LSI의 양품률을 저하시키며, LSI의 신뢰성을 저하시키는 문제을 야기한다.
N형 MOS트랜지스터를 도시하는 도1에 있어서, 게이트전극(16)은 P형 기판을 오버레이(overlay)하는 필드산화막에 의해 둘러쌓인 반도체기판 영역내의 게이트절연막상에 형성된다. N형 확산영역(15A 및 15B)은 상기 게이트 전극(16)에 인접하여 형성된다. 금속층(20)은 상기 게이트 전극(16) 및 상기 N형 확산영역(15A 및 15)에 대해 형성된다. 특히, 금속배선(20A)은 상기 게이트전극(16)에 접속되고, 금속배선(20B 및 20C)는 N형 확산영역(15A 및 15B)에 각각 접속된다. 포토레지스트를 마스크로 해서 플라즈마 에칭이 상기 금속층(20)에 행해지는 경우, 전하는 상기 금속배선(20)의 측면을 통하여 플라즈마로부터 게이트전극(16)에 제공되어, 게이트 절연막이 열화된다.
플라즈마에 의한 손상을 논의하는 지표로서 '안테나비'라고 하는 지표가 쓰인다. MOS트랜지스터의 게이트절연막의 면적, 또는 확산영역(15A 및 15B)과 중첩된 게이트전극(16)의 면적을 Ag라고 하고, 상기 게이트전극(16)에 접속된 상기 금속배선(20A)의 주위 길이를 Am이라고 한다. 플라즈마로부터 Am 부분까지 제공된 전하는 Ag 부분에 집중하게 된다. 따라서, Am/Ag의 비는 게이트절연막에 제공된 전하량의 밀도를 나타내며, 상기 손상은 상기 안테나비가 클 수록 크게된다.
상기 금속배선(20A)의 주변길이는 상기의 안테나비 식의 분수의 분자로서 사용된다. 예컨대, 플라즈마CVD 법으로 상기 금속배선상에 층간절연막을 형성하는 도중의 플라즈마 손상을 평가하는 경우, 상기 금속배선의 상면 및 측면이 노출되어 있기 때문에, 상기 금속배선의 표면적과 측면적의 합이 사용된다.
금속배선이 본딩용의 패드로 사용되는 경우는, 한 변이 50미크론 내지 100미크론인 패트의 면적은 비교적 크기 때문에, 안테나비는 비교적 커진다. 또한, 금속배선이 집적회로에서 쓰이는 경우는, 금속배선의 길이가 수 밀리미터가 되므로, 안테나비는 커지고, 플라즈마는 심각한 손상을 야기한다.
상기에 이미 언급된 게이트전극의 대전을 회피하기 위해서, 도2A 및 도2B에 도시된 구조가 제안되었다.
도2A는 MOS 트랜지스터의 개선된 구조에 대한 평면도이고, 도2B는 도2A의 MOS 트랜지스터에 대한 측면도이다.
게이트전극(16)에 인접한 금속배선(20A)은 제1의 배선(20D)을 매개로 하여 보호게이트전극(17)에 접속하고 있다. 상기 게이트전극(17), 하부의 P형기판(11) 및 그사이의 게이트유전막은 MOS 캐패시터를 형성한다. MOS 캐패시터의 면적은 확산층(13)의 면적과 동일하고, 이 면적을 Ac라고 한다. 금속배선(20A)의 에칭 도중에, 상기 금속배선(20A)은 게이트전극(16)과 보호게이트전극(17)의 양쪽에 접속된다. 따라서 안테나비는 Am/(Ag + Ac)가 된다. 상기 값은 도1의 안테나비 보다 작기 때문에, 게이트절연막에 제공된 전하량은 저감될 수가 있다. Ac가 Ag보다도 충분히 크도록 구성되는 것이 특히 효과적이다. 또, 접속배선(20D)의 면적은 보통은 작기 때문에 고려의 대상이 아니다.
그렇지만, 상기의 종래 기술에는 이하의 문제점이 포함되어 있다.
플라즈마에 의한 대전의 극성이 음인 경우는, 전자는 게이트전극측에서 기판방향으로 게이트절연막을 통해 흐른다. 따라서, 플라즈마에 의한 손상을 줄이는 것은 상기 종래의 기술에 의해서도 예견이 가능하다.
한편, 플라즈마에 의한 대전의 극성이 양인 경우는, 전자는 기판측에서 게이트전극방향으로 흐른다. 그러나 MOS 캐패시터 아래의 P형기판(11)의 표면은 공핍화되어, 전자의 농도가 낮기 때문에, 게이트절연막을 통하여는 극소량의 전류만이 흐르게 된다. 즉 MOS 캐패시터는 보호소자로서의 기능을 갖지 않기 때문에, 대부분의 전하는 MOS트랜지스터의 게이트절연막에 집중되어, 게이트절연막이 손상을 입는다.
따라서, 본 발명의 목적은, 상기한 종래 기술의 결점을 개량하여, 플라즈마 프로세스 중에서의 MOS트랜지스터의 대전에 의한 게이트절연막의 열화 또는 손상으로부터 보호되는 반도체장치를 제공하는 것이다.
본 발명에 의한 상기 반도체장치는;
본 발명의 제1양태에 있어서, 게이트절연막을 구비한 MOS 트랜지스터와, 상기 게이트절연막상에 형성된 게이트전극과, 제1도전형의 반도체기판에 형성된 소스/드레인 영역과, 절연막을 사이에 두고 상기 반도체기판을 오버레이하는 보호전극을 구비한 보호소자와, 상기 반도체기판내의 상기 보호전극에 인접한 적어도 하나의 확산영역을 포함하는 것으로서, 상기 보호전극은 상기 MOS 트랜지스터의 상기 게이트전극에 접속된다.
본 발명의 제2양태에 있어서, 반대극성의 두개의 확산막영역이 상기 제1양태의 상기 확산막영역 대신에 사용되고, 두개의 확산막영역중의 하나는 전극에 인접하고, 다른 확산막은 상기 확산영역에 인접한다.
본 발명의 제3양태에 있어서, 상기 제2양태의 반대극성의 상기 두개의 확산영역은 접속선에 의해 접속된다.
본 발명의 제4양태에 있어서, 상기 두개의 확산영역 양쪽모두는 상기 전극에 인접한다.
본 발명에 따르면, 게이트절연막을 통하여 흐른 전류 또는 전하량은 감소된다.
더욱, 본 발명은 플라즈마에 의한 대전의 극성이 음 또는 양인 두 경우에 효과적이다.
본 발명의 상기한 목적 및 그외의 다른 목적, 특성 및 장점은 이하의 기술로부터 자명해질 것이다.
도1은 종래의 MOS 트랜지스터에 관한 평면도.
도2a는 종래의 다른 MOS 트랜지스터에 관한 평면도.
도2b는 X-Y 단면에 따른 도2A의 MOS 트랜지스터에 관한 단면도.
도3a는 본 발명에 따른 MOS 트랜지스터의 일 실시예에 관한 평면도.
도3b는 X-Y 단면에 따른 도3A의 MOS 트랜지스터에 관한 단면도.
도4a는 본 발명에 따른 MOS 트랜지스터의 다른 일 실시예에 관한 평면도.
도4b는 X-Y 단면에 따른 도4A의 MOS 트랜지스터에 관한 단면도.
도5는 본 발명에 따른 MOS 트랜지스터의 또다른 실시예에 관한 평면도.
<도면의 주요부에 대한 간단한 설명>
11 : P형기판 12 : 필드절연막
13 : 확산영역 14 : 게이트절연막
15 : N형확산영역 16 : 게이트전극
17 : 보호전극 18 : 층간절연막
20 : 금속배선 21 : P형확산영역
22 : MOS트랜지스터 24 : 보호소자
이하, 본 발명은 첨부된 도면과 관련하여 보다 상세히 기술될 것이다.
먼저, 본 발명의 원리가 기술될 것이다. 도1 내지 도2B의 소자와 동일한 소자에 대한 기술은 동일부호를 써서 그 설명을 생략 할 것이다.
도3A 및 도3B에 있어서, 반도체장치는 MOS 트랜지스터(22)와 보호소자(23)를 반드시 포함한다. 상기 MOS 트랜지스터(22)는 게이트전극(16), N형확산영역(15A 및 15B), 금속배선(20)을 포함한다. 상기 보호소자(23)는 확산영역(13)상에 형성된 게이트전극(17)을 구비한다. 상기 MOS트랜지스터(22)의 게이트전극(16)과 보호소자(23)의 보호전극(17)은 접속배선(20D)을 매개로 하여 서로 접속하고 있다. 플라즈마 프로세스 중에 금속배선(20A)에서 대전된 전하는, 게이트전극(16)과 보호전극(17)에 분할되어 제공되므로, MOS 트랜지스터(22)의 게이트전극(16)에 제공된 전하량은 저감 가능하여, 따라서 MOS 트랜지스터에 대한 손상도 저감된다.
보호소자의 게이트절연막에 전하를 효과적으로 흘리기 위해, 보호소자의 보호전극은 이하의(1) 또는 (2)의 특징을 갖는다.
(1) 다수의 좁은 라인을 포함하는 머리빗 형상과, 이것에 인접한 N형 확산영역을 갖는다.
(2) 직사각형 형상 또는 머리빗 형상과, P형 확산영역에 전기적으로 접속된 N형 확산영역을 갖는다.
게이트전극에 인접한 N형확산영역은, 게이트절연막에 터널전류를 효과적으로 제공하는 캐리어(전자)의 공급원으로서 기능한다.
도3A 및 도3B에 도시된 본 발명에 의한 제1실시예에 있어서, MOS 트랜지스터(22)는 도2A 및 도2B의 종래의 트랜지스터의 구조와 동일하다. 전극패드로서 기능하는 금속배선(20A)은 접속배선(20D)을 매개로하여 보호소자(23)에 접속된다.
보호소자(23)의 확산영역(13)은 P형 기판(11)을 오버레이하는 필드절연막(12)으로 둘러싸인 영역에 위치된다.
보호전극(17)은 확산영역(13)상에 형성되고, 머리빗 모양으로 배열된 폭이 약 1미크론 이하이고 균일한 형상으로 각각 이루어진 다수의 선형의 소자로 구성된다. 보호전극(17)에 인접한 확산영역(13)은 다수의 N형 확산영역(15C)를 포함한다.
플라즈마에 의해 발광된 광이 플라즈마 프로세스 중에 상기와 같은 반도체장치의 확산영역을 조사하면, 캐리어로서 기능하는 전자와 홀은 확산영역과 기판사이의 경계의 공핍층 내에서 생성된다. 플라즈마 프로세스중의 대전의 극성이 양인 경우는, N형 확산영역(15C)의 공핍층 내에서 빛에 의해 생성된 전자는 게이트절연막에 흐르는 캐리어의 공급원으로서 작용한다. 상기와 같은 캐리어의 공급원은 게이트절연막의 손상을 저감하기 위해서 필요하다. 상기 실시예서, 보호소자는 보호소자의 면적에 좌우되는 손상을 효과적으로 저감시킨다.
도3A 및 도3B의 반도체장치에서의 안테나비는, Am/(Ag + Ac)로서, 금속배선의 주위 길이는 Am으로 정의되고, 게이트전극(16)의 게이트절연막(14)의 면적은 Ag로 정의되고, 보호전극(17)의 게이트절연막(14A)의 면적은 Ac로 정의된다. 안테나비가 감소되므로, 손상은 Ac를 증가시킴으로서 대폭 감소된다.
광에 의해 생성된 캐리어의 량은 확산영역의 면적 및 주위 길이로 결정된다. 상기 실시예에서, 확산영역(13)에 접하는 주위 길이는 보호전극(17)을 머리빗 모양 의 형상으로 만들어서, 캐리어의 총량이 증가하도록 길게 만들어 진다.
게이트절연막(14)의 손상은, 전하량을 감소시킴으로서 감소가능한 것으로, MOS 트랜지스터(22)의 게이트전극(16)의 축적된 전하의 대부분을 보호소자(23)의 보호전극이 분담함으로서 달성된다.
도3(B)에 도시된 바와 같이, 확산막영역(15C)은 보호전극(17)의 양쪽 저면에 위치할 수 있다. 또는 보호전극(17)은 도3A 및 도3B의 참조번호(13)로 표시된 전체 확산영역을 덮을수 있다.
본 발명에 의한 제2실시예를 도시하는 도4A 및 도4B에 있어서, 상기 제1실시예와의 차이점은 보호소자(23A)의 보호전극(17A)은 하나의 직사각형의 형상으로 형성되며, 그리고 N형 확산영역(15C')은 보호전극(17A)에 인접하게 형성되고, P형 확산영역(21A)은 상기 N형 확산영역에 인접하게 형성된다는 점이다.
전류는 보호소자(23A)의 게이트절연막(14A)에서 흐르므로, 기판표면상에 캐리어가 존재할 필요가 있다. 상기 실시예에서는, 기판상의 상기 캐리어는 P형확산영역(21A)을 통하여 N형 확산영역(15C')에 흘러 들어온다. P형 확산영역(21A) 및 N형 확산영역(15C')은 도전소자(20E)에 의해 단락된다. 일정량의 전류가 P형 확산영역(21A)과 N형 확산영역(15C')사이에서 터널링 현상에 의해 흐르므로, 만일, P형 확산영역(21A)과 N형 확산영역(15C') 양쪽의 불순물의 농도가 약 5×1019cm-3이상이면, P형 확산영역(21A)과 N형 확산영역(15C')은 도전소자(20E)에 의해 단락되지 않더라도 좋다. 또한, P형 확산영역(21A)과 N형 확산영역(15C')이 도전소자(20E)에 의해 단락되고 있으면, N형 확산영역(15C')은 P형 확산영역(21A)에서 간격을 띄어도 좋다. 어느쪽의 경우에도, 캐리어는 P형 기판(11)으로부터 게이트전극(17A)아래의 영역까지 N형 확산영역(15C')을 매개로 하여 공급되므로, 보호전극(17A)의 형상은 머리빗 모양에 한정되지 않고 직사각형 형상이더라도 좋다.
P형 확산영역(21A)과 N형 확산영역(15C')은 도전소자(20E)에 의해 단락되는 경우는, P형 확산영역(21A)과 N형 확산영역(15C')은 서로 접하지 않아도 좋고, 서로 떨어저 있더라도 좋다.
본 발명에 의한 제3실시예를 도시하는 도5에 있어서, 보호소자(23)는 상기 제1실시예에의 경우와 같이 머리빗 모양의 형상을 갖고, P형 확산영역(21B)과 N형 확산영역(15C″)은 보호소자(17)에 접하여 형성되어 있다. 비록 P형 확산영역(21B)과 N형 확산영역(15C″)이 도5에서 접하고 있지만, P형 확산영역(21B)과 N형 확산영역(15C″)이 서로 분리되어 있고, 단락되어 있어도 양호하다.
P형 확산영역(21B)과 N형 확산영역(15C″)은 도3B에서 도시된 바와 같이, 전극(17)의 양측을 따라 위치되어도 양호하다. 또한, 도5의 참조번호(3)에 의해 표시된 영역은 직사각형 모양으로 구성되어 P형 확산영역(21B)과 N형 확산영역(15C″)이 전극(17)의 하부에 또한 위치하여도 양호하다.
상기 실시예의 MOS 트랜지스터는 게이트전극 패드를 갖는 검사 트랜지스터로서 사용될 수도 있지만, 이것에 한정되지 않는다.
유사한 대전의 문제는 집적회로에서 사용되는 일반적인 MOS 트랜지스터의 경우에서도 발생하므로, 게이트전극에 긴 배선이 접속된다면, 전극에 관한 대전의 문제는 본 발명을 적용함으로서 방지가 가능하다.
비록, 반도체기판이 P형인 경우만이 기술되었지만, N형 반도체기판인 경우도 양호하다. 단, 이 경우는, 상기의 N형 확산영역과 P형 확산영역은 P형 확산영역, N형 확산영역으로 각각 대체된다.
본 발명에 의한 반도체장치는, 플라즈마로부터 제공된 전하를 효과적으로 빠저나갈 수 있도록 기판에 보호소자를 마련함으로써 게이트절연막에 흐르는 전류량을 저감하여, 게이트절연막의 열화, 손상을 저감할 수가 있다.
더구나, 플라즈마에 의한 대전의 극성이 양 또는 음, 어느 경우라도 유효하게 양호한 효과를 나타낸다.

Claims (8)

  1. 게이트절연막(14)과, 상기 게이트절연막(14)상에 형성된 게이트전극(16) 및 제1도전형의 반도체 기판(11)에 형성된 소스/드레인 영역을 포함하는 MOS 트랜지스터를 포함하는 반도체장치에 있어서,
    절연막(12)을 사이에 두고 상기 반도체 기판(11)을 오버레이하는 보호전극(17)을 포함한 보호소자(23)와, 상기 반도체 기판(11)내의 상기 보호전극(17)에 인접한 제2도전형의 적어도 하나의 확산영역(13)을 더 포함하며,
    상기 보호전극(17)은 상기 MOS 트랜지스터(22)의 상기 게이트전극(16)에 접속되는 것을 특징으로 하는 반도체장치.
  2. 제1항에 있어서, 상기 확산영역(13)은 제2도전형의 제1확산영역(15C')과 제1도전형의 제2확산영역(21A)을 포함하며, 상기 제1확산영역(15C')은 상기 보호전극(17)에 인접하며, 상기 제2확산영역(21A)은 상기 제1확산영역(15C')에 인접한 것을 특징으로 하는 반도체장치.
  3. 제2항에 있어서, 상기 제1 및 제2확산영역(15C' 및 21A)은 접속선에 의해 서로 접속된 것을 특징으로 하는 반도체장치.
  4. 제1항에 있어서, 상기 확산영역은 제2도전형의 제1확산영역(15C″)과 제1도전형의 제2확산영역(21B)을 포함하며, 상기 확산영역 양쪽 모두는 상기 보호전극(17)에 인접한 것을 특징으로 하는 반도체장치.
  5. 제1항에 있어서, 상기 보호전극(17)의 형상은 직사각형 모양인 것을 특징으로 하는 반도체장치.
  6. 제1항에 있어서, 상기 보호전극(17)의 형상은 머리빗 모양인 것을 특징으로 하는 반도체장치.
  7. 제1항에 있어서, 제2도전형의 상기 확산영역(15C)은 상기 보호전극(17)의 양측을 따라 위치한 것을 특징으로 하는 반도체장치.
  8. 제1항에 있어서, 제1도전형의 상기 확산영역은 상기 보호전극의 양측을 따라 위치한 것을 특징으로 하는 반도체장치.
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