JP2009290197A - 集積回路のシールリング構造 - Google Patents

Abstract

【課題】
デジタル回路によるデジタル雑音結合を低減できる、改良されたＩＣ（集積回路）チップのシールリング構造を提供する。
【解決手段】ＩＣ用のシールリング構造は、ＩＣの周辺に沿って設けられ、少なくとも第一部分と、アナログ及び／またはＲＦ（無線周波数）回路ブロックに対向して同アナログ及び／またはＲＦ回路ブロックを雑音から遮蔽するように設けられる第二部分に分けられたシールリングと、第二部分の下に位置し、Ｐ型基板の中に設けられるＰ＋領域と、Ｐ＋領域を囲み、第二部分の導電壁の下で横方向に延びるＳＴＩ（シャロートレンチアイソレーション）構造とを含む。
【選択図】図４

Description

本発明は半導体装置に関し、特に基板雑音結合（ｓｕｂｓｔｒａｔｅ ｎｏｉｓｅ ｃｏｕｐｌｉｎｇ）を低減できる集積回路（ＩＣ）のシールリング構造に関する。

製造技術の進歩により、回路基板に設ける複数のチップで実施されていた機能ブロックの全体は、単一のＩＣに統合することが可能となっている。その特に重要な開発成果の一つは、アナログ回路とデジタル論理回路を単一のＩＣに統合したミックスドシグナル回路である。

しかし、ミックスドシグナル回路の実施にとって主な技術的障害は、ＩＣの異なる部分間（例えばデジタル部分からアナログ部分へ）の雑音結合にある。ＩＣチップには通常、ＩＣチップを湿気劣化やイオン汚染から守るシールリング（ｓｅａｌ ｒｉｎｇ）が含まれる。このシールリングは一般に金属とコンタクト／バイア層のスタックからなり、ＩＣ素子の製作とともに絶縁体と金属を順次積層して製作される。

雑音（例えばデジタル雑音のようなもの）はＶ_ＤＤのようなデジタル電力信号線またはデジタル回路の信号パッドから発生し、シールリングを通して伝わり、雑音に敏感なアナログ及び／またはＲＦ（無線周波数）回路の性能に負に影響することが既に判明している。

図１を参照する。図１は従来の技術によるシールリング構造５２４の断面図である。図１に示すように、シールリング構造５２４は第一部分５２４ａと、第一部分５２４ａから隔てられる第二部分５２４ｂという二つの部分に分けられている。第一部分５２４ａと第二部分５２４ｂの間には欠落領域５２５がある。第二部分５２４ｂは、金属層（Ｍ１とＭ２）とコンタクト／バイア層（ＣとＶ１）のスタックからなる導電壁（ｃｏｎｄｕｃｔｉｖｅ ｒａｍｐａｒｔ）７０１を含む。第二部分５２４ｂは更に、導電壁７０１の下にあるＰ＋領域７０２と、Ｐ＋領域７０２の下にあるＰ型ウェル７０４とを含む。Ｐ＋領域７０２とＰ型ウェル７０４は、ＳＴＩ（シャロートレンチアイソレーション）構造７６０により第一部分５２４ａの導電壁６０１の下にあるＰ＋領域６０２とＰ型ウェル６０４から絶縁されている。

米国特許第６５３７８４９号明細書 米国特許第６９４３０６３号明細書 米国特許第６９６７３９２号明細書 米国特許第７２６５４３８号明細書 米国特許出願第２００８／００６１３９７号明細書

本発明の目標のひとつは、デジタル回路によるデジタル雑音結合を低減できる、ＩＣチップの改良されたシールリング構造を提供することにある。

前掲目標は本発明によるシールリング構造により達成できる。当該シールリング構造は、ＩＣ（集積回路）の周辺に沿って設けられ、少なくとも第一部分と、アナログ及び／またはＲＦ（無線周波数）回路ブロックに対向して同アナログ及び／またはＲＦ回路ブロックを雑音から遮蔽するように設けられる第二部分に分けられたシールリングと、第二部分の下に位置し、Ｐ型基板の中に設けられるＰ＋領域と、Ｐ＋領域を囲み、第二部分の導電壁の下で横方向に延びるＳＴＩ（シャロートレンチアイソレーション）構造とを含む。

また、本発明の一実施形態として、シールリング構造は、ＩＣの周辺に沿って設けられ、少なくとも第一部分と、アナログ及び／またはＲＦ回路ブロックに対向して同アナログ及び／またはＲＦ回路ブロックを雑音から遮蔽するように設けられる第二部分に分けられたシールリングと、第二部分の下に位置し、Ｐ型基板の中に設けられるディープＮ型ウェルと、ディープＮ型ウェルの中に設けられるＰ＋領域と、Ｐ＋領域を囲むＳＴＩ構造とを含む。

添付図面は本発明の理解を進めるためにつけられ、明細書の一部をなしている。添付図面は本発明の実施例を示し、前掲説明とともに本発明の原理を説明するために用いられる。
従来の技術によるシールリング構造の断面図である。 本発明の一実施例によるシールリング構造を有するＩＣチップ１０の平面図である。 本発明によるシールリングの第二部分のレイアウトを示す拡大透視平面図である。 図２に示す線Ｉ−Ｉ’に沿った断面図である。 本発明のもう１つの実施例の断面図である。 本発明の更にもう１つの実施例の断面図である。 本発明のもう１つの好ましい実施例によるシールリング構造を有するＩＣチップの平面図である。

かかる装置の特徴を詳述するために、具体的な実施例を挙げ、図を参照にして以下に説明する。

本発明はＩＣチップのシールリング構造に関する。シールリング構造におけるシールリングの本数は要求に応じて変更することができ、実施例の説明図に示す本数に限らない。外側リングは連続したリングで、内側リングは、雑音に敏感なＩＣチップのアナログ及び／またはＲＦ回路ブロックの前に設けられる導電壁を含む少なくとも２つの部分に分けられている。

導電壁の下のディープＮ型ウェルは、アナログ及び／またはＲＦ回路を基板雑音（例えば外側シールリングを通して伝わるもの）から守り、雑音結合効果を低減させることができる。連続した外側シールリングは湿気や腐食性物質がＩＣに入るのを防止できる。本発明は、内側シールリングの分断された金属壁部分の下でＳＴＩ（シャロートレンチアイソレーション）を延ばすか、または／及び内側シールリングの分断された金属壁部分の下からＰウェルを除去することで、抵抗結合雑音を軽減または消去することができる。スイッチング接地（ｓｗｉｔｃｈｉｎｇ ｇｒｏｕｎｄ）にバルクがバイアスされた場合、抵抗結合はＰ＋バルクコンタクトを通してバルクに抵抗結合されたスイッチング過渡（ｓｗｉｔｃｈｉｎｇ ｔｒａｎｓｉｅｎｔ）である。

図２から図４を参照する。図２は本発明の一実施例によるシールリング構造１２を有するＩＣチップ１０の平面図であり、図３は本発明によるシールリングの第二部分のレイアウトを示す拡大透視平面図であり、図４は図２に示す線Ｉ−Ｉ’に沿った断面図である。図２に示すように、ＩＣチップ１０は少なくとも１つのアナログ及び／またはＲＦ回路ブロック１４と、デジタル回路１６と、アナログ及び／またはＲＦ回路ブロック１４とデジタル回路１６を囲んでこれらを保護するシールリング構造１２とを含む。

ＩＣチップ１０は更に複数の入出力パッド２０を含む。前述のように、デジタル電力Ｖ_ＤＤ信号線またはデジタル回路１６の信号出力パッド２０ａから発生した雑音は、シールリングを通して伝わり、雑音に敏感なアナログ及び／またはＲＦ回路１４の性能に負に影響する。雑音伝播経路３０は図２に示すとおりである。また、雑音は基板を通して伝わり、雑音に敏感なアナログ及び／またはＲＦ回路１４の性能に負に影響することもある。本発明はこの問題の解決に着眼する。

本発明によれば、チップ周辺に沿って設けられるシールリング構造１２は、連続した外側シールリング１２２と、不連続の内側シールリング１２４とを含む。本実施例では二重のシールリング構造１２を示しているが、シールリング構造におけるシールリングの本数は要求に応じて変更でき、図に示す本数に限らない。また、本実施例では連続した外側シールリング１２２と不連続の内側シールリング１２４を示しているが、外側リングは連続か不連続のものどちらでもよく、内側リングもまた連続か不連続のものどちらでもよい。内側シールリング１２４は第一部分１２４ａと、第一部分１２４ａから隔てられる第二部分１２４ｂなど少なくとも２つの部分に分けられている。第一部分１２４ａと第二部分１２４ｂの間には欠落領域１２５がある。

図４に示すように、第一部分１２４ａと第二部分１２４ｂは主としてＰ型基板１００の主表面１００ａの下方の構造で相違する。第一部分１２４ａは、金属層（Ｍ１とＭ２など）とコンタクト／バイア層（ＣとＶ１など）のスタックからなり、ＩＣ素子の製作とともに絶縁体と金属を順次積層して製作された導電壁２０１を含む。第一部分１２４ａは更に、導電壁２０１の下に設けられるＰ＋領域２０２を含む。本発明に従い、Ｐ＋領域２０２の下にはＰ型ウェル（図示せず）は無い可能性がある。

連続した外側シールリング１２２を通して伝わる雑音を遮蔽するために、第二部分１２４ｂはアナログ及び／またはＲＦ回路ブロック１４に直接に対向して設けられている。望ましくは、第二部分１２４ｂの長さは遮蔽されたアナログ及び／またはＲＦ回路ブロック１４の幅に等しいかまたはそれより大きい。第二部分１２４ｂは同じく、Ｐ型基板１００の主表面１００ａの上で環状ポリシリコン層３００、金属層（Ｍ１とＭ２など）、及びコンタクト／バイア層（ＣとＶ１など）のスタックからなり、ＩＣ素子の製作とともに絶縁体と金属を順次積層して製作された導電壁３０１を含む。

図３は本発明による内側シールリング１２４の第二部分１２４ｂのレイアウトを示す。図３に示すように、斜線領域で示される環状ポリシリコン層３００は小さいＰ＋領域３０２を囲むように導電壁３０１の下に設けられている。コンタクトの機械的強度をサポートし、ダイソー問題（ｄｉｅ ｓａｗ ｐｒｏｂｌｅｍ。ダイ分割時に起こる断裂・層間剥離などの問題）を解決するために、ポリシリコン層３００はＳＴＩ構造３６０の上に設けられている。抵抗を増加させ基板雑音結合を低減させるために、ＳＴＩ構造３６０は導電壁３０１の下で横方向へ延びている。

本発明はＰ型基板１００の主表面１００ａ下のシールリング構造を特徴とする。導電壁３０１の下方では、第二部分１２４ｂは更にＳＴＩ構造３６０によって囲まれた小さいＰ＋領域３０２を含む。本発明によれば、小さいＰ＋領域３０２は表面積が最小化され、限界寸法の設計ルールで製造できるものである。この小さいＰ＋領域３０２は製造プロセスによる湿気やイオンの通路となる。もっとも、他実施例では、Ｐ＋領域３０２は省略するか導電壁３０１の下から除去することができる。Ｐ＋領域３０２の除去は抵抗を増加させ基板の抵抗結合雑音を抑制することができる。ＳＴＩを導電壁３０１の下に延長させ、内側シールリング１２４からＰ型ウェルを除去することで、抵抗結合効果は軽減するか消去される。

図５は本発明の他実施例の断面図である。図５に示すように、シールリング構造１２４は第一部分１２４ａと、第一部分１２４ａから隔てられる第二部分１２４ｂという二つの部分に分けられている。第一部分１２４ａと第二部分１２４ｂの間には欠落領域１２５がある。第二部分１２４ｂは、金属層（Ｍ１とＭ２）とコンタクト／バイア層（ＣとＶ１）のスタックからなる導電壁３０１を含む。第二部分１２４ｂは更に、導電壁３０１の下にあるＰ＋領域３０２を含む。Ｐ＋領域３０２は、導電壁３０１の下で横方向に延びないＳＴＩ構造３６０’により、第一部分１２４ａの導電壁２０１の下にあるＰ＋領域２０２から分離されている。基板抵抗を増加させるために、Ｐ型ウェルはシールリング構造から除去された。

図６は本発明の他実施例の断面図である。図６に示すように、内側シールリング１２４の第二部分１２４ｂの導電壁３０１の下で、Ｐ＋領域３０２、ＳＴＩ構造３６０、及びディープＮ型ウェル３１０が設けられている。本発明によれば、ディープＮ型ウェル３１０の接合深さ（ｊｕｎｃｔｉｏｎ ｄｅｐｔｈ）は約１９０００〜２１０００Åである。ディープＮ型ウェル３１０は接地されるか、Ｖ_ＤＤなどの供給電圧に結合されている。第二部分１２４ｂの下に設けられるディープＮ型ウェル３１０は容量結合を抑制できるので、本発明を利用したほうが有利である。

図７は本発明の他実施例によるシールリング構造１２を有するＩＣチップ１０の平面図であり、同様の領域、層、または素子には同じ番号がつけられている。図７に示すように、ＩＣチップ１０aは同じく、少なくとも１つのアナログ及び／またはＲＦ回路ブロック１４と、デジタル回路１６と、アナログ及び／またはＲＦ回路ブロック１４とデジタル回路１６を囲んでこれらを保護するシールリング構造１２とを含む。ＩＣチップ１０aは更に複数の入出力パッド２０を含む。デジタル電力Ｖ_ＤＤ信号線またはデジタル回路１６の信号出力パッド２０ａから発生した雑音は、シールリングを通して伝わり、雑音に敏感なアナログ及び／またはＲＦ回路１４の性能に負に影響する。

シールリング構造１２は、連続した外側シールリング１２２と、不連続の内側シールリング１２４とを含む。本実施例では二重のシールリング構造１２を示しているが、シールリング構造におけるシールリングの本数は要求に応じて変更でき、図に示す本数に限らない。また、本実施例では連続した外側シールリング１２２と不連続の内側シールリング１２４を示しているが、外側リングは連続か不連続のものどちらでもよく、内側リングもまた連続か不連続のものどちらでもよい。内側シールリング１２４は第一部分１２４ａと第二部分１２４ｂに分けられている。第二部分は外側シールリング１２２を通して伝わる雑音を遮蔽する。望ましくは、第二部分１２４ｂの長さは遮蔽されたアナログ及び／またはＲＦ回路ブロック１４の幅に等しいかまたはそれより大きい。

第二部分１２４ｂのリング構造は図３または図４に示すものと類似している。本発明によれば、第二部分１２４ｂは独立したパッドと相互接続配線（ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ ｔｒａｃｅ）を通して、独立した接地または独立した供給電圧に結合されている。ここで「独立した」とは、接地、パッド、または供給電圧がアナログ回路、ＲＦ回路、またはデジタル回路により共用されないことを指す。

本実施例では、第二部分１２４ｂは相互接続配線１２４ｃを通して、独立したパッド２０ｂに結合されている。相互接続配線１２４ｃは例えば、ＩＣチップ１０ａの最上部金属層とアルミニウム層（図示せず）を含む。そうなると、第二部分１２４ｂは独立した接地（図示せず）または独立した供給電圧（例えばＶ_ＳＳ）に結合され、雑音結合は著しく減少する。

以上は本発明に好ましい実施例であって、本発明の実施の範囲を限定する意味を有しない。よって、当業者のなし得る修正、もしくは変更であって、本発明の精神の下においてなされ、本発明に対して均等の効果を有するものは、いずれも本発明の特許請求の範囲に属するものとする。

Claims (14)

1. 集積回路（ＩＣ）のシールリング構造であって、
   前記ＩＣの周辺に沿って設けられ、少なくとも第一部分と、アナログ及び／またはＲＦ（無線周波数）回路ブロックに対向して同アナログ及び／またはＲＦ回路ブロックを雑音から遮蔽するように設けられる第二部分に分けられたシールリングと、
   前記第二部分の下に位置し、Ｐ型基板の中に設けられるＰ＋領域と、
   前記Ｐ＋領域を囲み、前記第二部分の導電壁の下で横方向に延びるＳＴＩ（シャロートレンチアイソレーション）構造とを含む、シールリング構造。
2. 前記シールリングは不連続のものであり、前記第二部分は前記第一部分から隔てられている、請求項１に記載のシールリング構造。
3. 前記シールリング構造は更に、前記シールリングの外側に設けられる、連続した外側シールリングを含む、請求項１に記載のシールリング構造。
4. 前記第二部分の長さは、遮蔽された前記アナログ及び／またはＲＦ回路ブロックの幅に等しいかまたはそれより大きい、請求項１に記載のシールリング構造。
5. 前記第二部分は、ポリシリコン層、金属層、コンタクト／バイア層、またはこれらの組み合わせを含むスタックで有り且つ、前記ＩＣの製作とともに製作される導電壁を含む、請求項１に記載のシールリング構造。
6. 前記Ｐ＋領域にはＰ型ウェルが形成されていない、請求項１に記載のシールリング構造。
7. ＩＣのシールリング構造であって、
   前記ＩＣの周辺に沿って設けられ、少なくとも第一部分と、アナログ及び／またはＲＦ回路ブロックに対向して同アナログ及び／またはＲＦ回路ブロックを雑音から遮蔽するように設けられる第二部分に分けられたシールリングと、
   前記第二部分の下に位置し、Ｐ型基板の中に設けられるディープＮ型ウェルと、
   前記ディープＮ型ウェルの中に設けられるＰ＋領域と、
   前記Ｐ＋領域を囲むＳＴＩ構造とを含む、シールリング構造。
8. 前記シールリングは不連続のものであり、前記第二部分は前記第一部分から隔てられている、請求項７に記載のシールリング構造。
9. 前記シールリング構造は更に、前記シールリングの外側に設けられる、連続した外側シールリングを含む、請求項７に記載のシールリング構造。
10. 前記第二部分の長さは、遮蔽された前記アナログ及び／またはＲＦ回路ブロックの幅に等しいかまたはそれより大きい、請求項７に記載のシールリング構造。
11. 前記ディープＮ型ウェルの接合深さは約１９０００〜２１０００Åである、請求項７に記載のシールリング構造。
12. 前記ディープＮ型ウェルは接地されるか、供給電圧に結合される、請求項７に記載のシールリング構造。
13. 前記第二部分は、ポリシリコン層、金属層、コンタクト／バイア層、またはこれらの組み合わせを含むスタックで有り且つ、前記ＩＣの製作とともに製作される導電壁を含む、請求項７に記載のシールリング構造。
14. 前記Ｐ＋領域にはＰ型ウェルが形成されていない、請求項７に記載のシールリング構造。

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